JPH05289933A - メモリアドレス生成装置 - Google Patents
メモリアドレス生成装置Info
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- JPH05289933A JPH05289933A JP4095175A JP9517592A JPH05289933A JP H05289933 A JPH05289933 A JP H05289933A JP 4095175 A JP4095175 A JP 4095175A JP 9517592 A JP9517592 A JP 9517592A JP H05289933 A JPH05289933 A JP H05289933A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Memory System (AREA)
Abstract
(57)【要約】
【目的】 この発明は、ＩＣのチップ面積の縮小及び消
費電力の低減を図ることができるメモリアドレス生成装
置を提供することを目的とする。 【構成】 列アドレス生成用カウンタ３１と行アドレス
生成用カウンタ３２は、縦続接続回路３３により縦続接
続される。この接続方向は、すべてのメモリアドレスが
更新されるたびに、接続方向切替え回路３４により切り
替えられる。この場合、すべてのメモリアドレスが更新
されたか否かは、カウンタ３１，３２のカウント出力に
基づいて判定される。
費電力の低減を図ることができるメモリアドレス生成装
置を提供することを目的とする。 【構成】 列アドレス生成用カウンタ３１と行アドレス
生成用カウンタ３２は、縦続接続回路３３により縦続接
続される。この接続方向は、すべてのメモリアドレスが
更新されるたびに、接続方向切替え回路３４により切り
替えられる。この場合、すべてのメモリアドレスが更新
されたか否かは、カウンタ３１，３２のカウント出力に
基づいて判定される。
Description
【０００１】
【産業上の利用分野】この発明は、メモリを使って転置
行列を生成する場合のメモリアドレスを生成するメモリ
アドレス生成装置に関する。
行列を生成する場合のメモリアドレスを生成するメモリ
アドレス生成装置に関する。
【０００２】
【従来の技術】一般に、科学関係のデータ処理において
は、行列演算を行うことが多い。この行列演算において
は、行と列を入れ替える転置処理が必要となることがあ
る。
は、行列演算を行うことが多い。この行列演算において
は、行と列を入れ替える転置処理が必要となることがあ
る。
【０００３】デジタル回路において、転置処理を行う場
合、通常、ランダムアクセスメモリ（以下、「ＲＡＭ」
という）が使用される。
合、通常、ランダムアクセスメモリ（以下、「ＲＡＭ」
という）が使用される。
【０００４】ここで、ＲＡＭを使った転置処理の概要
を、図２を参照しながら正方行列（行数と列数が同じ行
列）を例に説明する。
を、図２を参照しながら正方行列（行数と列数が同じ行
列）を例に説明する。
【０００５】図２は、ＲＡＭのセルアレイを示すもので
ある。このセルアレイ上の各セルの番地ａは、ＲＡＭの
行アドレスのデコード出力をｉ，列アドレスのデコード
出力をｊとすると、ａ（ｉｊ）と表される。なお、図２
には、説明を簡単にするために、行アドレスと列アドレ
スがそれぞれ１ビットで表される場合を代表として示
す。
ある。このセルアレイ上の各セルの番地ａは、ＲＡＭの
行アドレスのデコード出力をｉ，列アドレスのデコード
出力をｊとすると、ａ（ｉｊ）と表される。なお、図２
には、説明を簡単にするために、行アドレスと列アドレ
スがそれぞれ１ビットで表される場合を代表として示
す。
【０００６】このような構成において、ＲＡＭにデータ
を書き込む場合は、例えば、列アドレス側からメモリア
ドレスの更新が開始される。これにより、すべての列ア
ドレスが１回更新されるたびに、行アドレスが１つずつ
更新される。その結果、データは、ａ（００）→ａ（０
１）→ａ（１０）→ａ（１１）の順にＲＡＭに書き込ま
れる。
を書き込む場合は、例えば、列アドレス側からメモリア
ドレスの更新が開始される。これにより、すべての列ア
ドレスが１回更新されるたびに、行アドレスが１つずつ
更新される。その結果、データは、ａ（００）→ａ（０
１）→ａ（１０）→ａ（１１）の順にＲＡＭに書き込ま
れる。
【０００７】これに対し、ＲＡＭからデータを読み出す
場合は、行アドレス側からメモリアドレスの更新が開始
される。これにより、すべての行アドレスが１回更新さ
れるたびに、列アドレスが１つずつ更新される。その結
果、データは、ａ（００）→ａ（１０）→ａ（０１）→
ａ（１１）の順にＲＡＭから読み出される。これによ
り、データは、行と列を入れ替えられた状態でＲＡＭか
ら読み出される。
場合は、行アドレス側からメモリアドレスの更新が開始
される。これにより、すべての行アドレスが１回更新さ
れるたびに、列アドレスが１つずつ更新される。その結
果、データは、ａ（００）→ａ（１０）→ａ（０１）→
ａ（１１）の順にＲＡＭから読み出される。これによ
り、データは、行と列を入れ替えられた状態でＲＡＭか
ら読み出される。
【０００８】図３は、正方行列を転置処理する場合のメ
モリアドレスを生成する従来のメモリアドレス生成装置
の構成を示すブロック図である。
モリアドレスを生成する従来のメモリアドレス生成装置
の構成を示すブロック図である。
【０００９】図において、１１はデータを格納するため
のＲＡＭである。このＲＡＭは２Nビット分の記憶容量
をもつ。１２は、このＲＡＭ１１をアクセスするための
メモリアドレスを生成するメモリアドレス生成装置であ
る。
のＲＡＭである。このＲＡＭは２Nビット分の記憶容量
をもつ。１２は、このＲＡＭ１１をアクセスするための
メモリアドレスを生成するメモリアドレス生成装置であ
る。
【００１０】メモリアドレス生成装置１２において、１
２１はメモリアドレスを生成するためのＮビットカウン
タである。このカウンタ１２１は、マシンサイクルに同
期したクロック信号ＣＫに同期して順次１ずつカウント
アップするように構成されている。
２１はメモリアドレスを生成するためのＮビットカウン
タである。このカウンタ１２１は、マシンサイクルに同
期したクロック信号ＣＫに同期して順次１ずつカウント
アップするように構成されている。
【００１１】１２２，１２３は、カウンタ１２１の下位
Ｎ／２ビット分のカウント出力ＣＬと上位Ｎ／２ビット
分のカウント出力ＣＵのいずれか一方を選択するセレク
タである。各セレクタ１２２，１２３の選択出力は、そ
れぞれＲＡＭ１１の列アドレスＸ及び行アドレスＹとし
て使用される。
Ｎ／２ビット分のカウント出力ＣＬと上位Ｎ／２ビット
分のカウント出力ＣＵのいずれか一方を選択するセレク
タである。各セレクタ１２２，１２３の選択出力は、そ
れぞれＲＡＭ１１の列アドレスＸ及び行アドレスＹとし
て使用される。
【００１２】１２４，１２５は、クロック信号ＣＫに同
期して対応するセレクタ１２２，１２３の選択出力をラ
ッチするラッチ回路である。各ラッチ回路１２４，１２
５のラッチ出力は、ＲＡＭ１１に供給され、上述した
ｊ，ｉにデコードされる。
期して対応するセレクタ１２２，１２３の選択出力をラ
ッチするラッチ回路である。各ラッチ回路１２４，１２
５のラッチ出力は、ＲＡＭ１１に供給され、上述した
ｊ，ｉにデコードされる。
【００１３】１２６は、セレクタ１２２，１２３の選択
動作を制御する制御信号ＳＣを出力する制御信号発生回
路である。この制御信号発生回路１２６は、クロック信
号ＣＫに同期して１ずつカウントアップするＮビットカ
ウンタを有し、このカウンタのカウント出力に基づい
て、２N マシンサイクルごとに極性が反転する制御信号
ＳＣを出力するようになっている。
動作を制御する制御信号ＳＣを出力する制御信号発生回
路である。この制御信号発生回路１２６は、クロック信
号ＣＫに同期して１ずつカウントアップするＮビットカ
ウンタを有し、このカウンタのカウント出力に基づい
て、２N マシンサイクルごとに極性が反転する制御信号
ＳＣを出力するようになっている。
【００１４】上記構成において動作を説明する。
【００１５】制御信号発生回路１２６から出力される制
御信号ＳＣがロウレベル“Ｌ”のとき、セレクタ１２
２，１２３においては、例えば、入力Ａが選択される。
これにより、この場合は、カウンタ１２１のカウント出
力ＣＬが列アドレスＸとして選択され、カウント出力Ｃ
Ｕが行アドレスＹとして選択される。その結果、この場
合は、メモリアドレスＹ・Ｘの更新が列アドレスＸ側か
ら開始される。
御信号ＳＣがロウレベル“Ｌ”のとき、セレクタ１２
２，１２３においては、例えば、入力Ａが選択される。
これにより、この場合は、カウンタ１２１のカウント出
力ＣＬが列アドレスＸとして選択され、カウント出力Ｃ
Ｕが行アドレスＹとして選択される。その結果、この場
合は、メモリアドレスＹ・Ｘの更新が列アドレスＸ側か
ら開始される。
【００１６】このような状態において、カウンタ１２１
のカウント出力が２N に達すると、制御信号ＳＣがロウ
レベル“Ｌ”からハイレベル“Ｈ”に切り替えられる。
これにより、セレクタ１２２，１２３においては、今度
は、入力Ｂが選択される。その結果、この場合は、カウ
ント出力ＣＬが行アドレスＹとして選択され、カウント
出力ＣＵが列アドレスＸとして選択される。これによ
り、メモリアドレスＹ・Ｘの更新は、今度は、行アドレ
スＹ側から開始される。
のカウント出力が２N に達すると、制御信号ＳＣがロウ
レベル“Ｌ”からハイレベル“Ｈ”に切り替えられる。
これにより、セレクタ１２２，１２３においては、今度
は、入力Ｂが選択される。その結果、この場合は、カウ
ント出力ＣＬが行アドレスＹとして選択され、カウント
出力ＣＵが列アドレスＸとして選択される。これによ
り、メモリアドレスＹ・Ｘの更新は、今度は、行アドレ
スＹ側から開始される。
【００１７】以上から、例えば、Ｎ＝２とすると、カウ
ンタ１２１のカウント出力ＣＵ・ＣＬは、各マシンサイ
クルごとに、Ｌ・Ｌ→Ｌ・Ｈ→Ｈ・Ｌ→Ｈ・Ｈ→…と変
化する。また、制御信号発生回路１２６の制御信号ＳＣ
は、４マシンサイクルごとに、Ｌ→Ｈ→…と変化する。
これにより、ＲＡＭ１１のメモリアドレスＹ・Ｘは、Ｌ
・Ｌ→Ｌ・Ｈ→Ｈ・Ｌ→Ｈ・Ｈ→Ｌ・Ｌ→Ｈ・Ｌ→Ｌ・
Ｈ→Ｈ・Ｈ→…と変化する。
ンタ１２１のカウント出力ＣＵ・ＣＬは、各マシンサイ
クルごとに、Ｌ・Ｌ→Ｌ・Ｈ→Ｈ・Ｌ→Ｈ・Ｈ→…と変
化する。また、制御信号発生回路１２６の制御信号ＳＣ
は、４マシンサイクルごとに、Ｌ→Ｈ→…と変化する。
これにより、ＲＡＭ１１のメモリアドレスＹ・Ｘは、Ｌ
・Ｌ→Ｌ・Ｈ→Ｈ・Ｌ→Ｈ・Ｈ→Ｌ・Ｌ→Ｈ・Ｌ→Ｌ・
Ｈ→Ｈ・Ｈ→…と変化する。
【００１８】したがって、例えば、制御信号ＳＣがロウ
レベル“Ｌ”のとき、ＲＡＭ１１にデータを書き込み、
ハイレベル“Ｈ”のとき、この書き込まれたデータを読
み出すようにすれば、ＲＡＭ１１に書き込まれたデータ
を行と列を入れ替えた状態で読み出すことができる。
レベル“Ｌ”のとき、ＲＡＭ１１にデータを書き込み、
ハイレベル“Ｈ”のとき、この書き込まれたデータを読
み出すようにすれば、ＲＡＭ１１に書き込まれたデータ
を行と列を入れ替えた状態で読み出すことができる。
【００１９】
【発明が解決しようとする課題】以上述べたように従来
のメモリアドレス生成装置１２は、Ｎビットカウンタ１
２１のカウント出力を２つに分け、これらを制御信号発
生回路１２６の出力に基づいて列アドレスＸと行アドレ
スＹに交互に振り分けるようになっている。
のメモリアドレス生成装置１２は、Ｎビットカウンタ１
２１のカウント出力を２つに分け、これらを制御信号発
生回路１２６の出力に基づいて列アドレスＸと行アドレ
スＹに交互に振り分けるようになっている。
【００２０】しかし、このような従来のメモリアドレス
生成装置においては、メモリアドレス生成用のＮビット
カウンタ１２１のほかに、制御信号発生用のＮビットカ
ウンタが必要であるため、装置を集積回路（以下、「Ｉ
Ｃ」という）化した場合、ＩＣのチップ面積が大きくな
るとともに、消費電力が大きくなるという問題があっ
た。
生成装置においては、メモリアドレス生成用のＮビット
カウンタ１２１のほかに、制御信号発生用のＮビットカ
ウンタが必要であるため、装置を集積回路（以下、「Ｉ
Ｃ」という）化した場合、ＩＣのチップ面積が大きくな
るとともに、消費電力が大きくなるという問題があっ
た。
【００２１】そこで、この発明は、ＩＣのチップ面積の
縮小及び消費電力の低減を図ることができるメモリアド
レス生成装置を提供することを目的とする。
縮小及び消費電力の低減を図ることができるメモリアド
レス生成装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】上記目的を達成するため
にこの発明は、列アドレス生成用カウント手段と行アド
レス生成用カウント手段を設け、これらを縦続接続する
とともに、その接続方向を、両カウント手段のカウント
出力に基づいて、すべてのメモリアドレスが更新される
たびに切り替えるように構成したものである。
にこの発明は、列アドレス生成用カウント手段と行アド
レス生成用カウント手段を設け、これらを縦続接続する
とともに、その接続方向を、両カウント手段のカウント
出力に基づいて、すべてのメモリアドレスが更新される
たびに切り替えるように構成したものである。
【００２３】
【作用】上記構成によれば、例えば、メモリにデータを
書き込む場合は、列アドレス生成用カウント手段からカ
ウント動作が開始されるように、両カウント手段が縦続
接続される。これに対し、メモリからデータを読み出す
場合は、行アドレス生成用カウント手段からカウント動
作が開始されるように、両カウント手段が縦続接続され
る。
書き込む場合は、列アドレス生成用カウント手段からカ
ウント動作が開始されるように、両カウント手段が縦続
接続される。これに対し、メモリからデータを読み出す
場合は、行アドレス生成用カウント手段からカウント動
作が開始されるように、両カウント手段が縦続接続され
る。
【００２４】これにより、メモリに書き込まれたデータ
は、行と列を入れ替えられた状態で読み出される。この
場合、両カウント手段の接続方向は、これらのカウント
出力に基づいて切り替えられるので、カウンタの回路規
模を従来の半分にすることができる。これにより、ＩＣ
のチップ面積の縮小及び消費電力の低減を図ることがで
きる。
は、行と列を入れ替えられた状態で読み出される。この
場合、両カウント手段の接続方向は、これらのカウント
出力に基づいて切り替えられるので、カウンタの回路規
模を従来の半分にすることができる。これにより、ＩＣ
のチップ面積の縮小及び消費電力の低減を図ることがで
きる。
【００２５】
【実施例】以下、図面を参照しながらこの発明の実施例
を詳細に説明する。図１は、この発明の一実施例の構成
を示すブロック図である。
を詳細に説明する。図１は、この発明の一実施例の構成
を示すブロック図である。
【００２６】図において、２０はデータを格納するため
のＲＡＭである。このＲＡＭは２Nビット分の記憶容量
をもつ。３０は、このＲＡＭ２０をアクセスするための
メモリアドレスを生成するメモリアドレス生成装置であ
る。
のＲＡＭである。このＲＡＭは２Nビット分の記憶容量
をもつ。３０は、このＲＡＭ２０をアクセスするための
メモリアドレスを生成するメモリアドレス生成装置であ
る。
【００２７】このメモリアドレス生成装置３０におい
て、３１は、ＲＡＭ２０の列アドレスＸを生成するため
の列アドレス生成用カウンタである。３２は、ＲＡＭ２
０の行アドレスＹを生成するための行アドレス生成用カ
ウンタである。
て、３１は、ＲＡＭ２０の列アドレスＸを生成するため
の列アドレス生成用カウンタである。３２は、ＲＡＭ２
０の行アドレスＹを生成するための行アドレス生成用カ
ウンタである。
【００２８】これら２つのカウンタ３１，３２は、いず
れもキャリー入力ＣＩがハイレベル“Ｈ”に設定される
と、マシンサイクルに同期したクロック信号ＣＫに同期
して１ずつカウントアップするように構成されている。
また、これら２つのカウンタ３１，３２のビット数は、
いずれもＮ／２に設定されている。
れもキャリー入力ＣＩがハイレベル“Ｈ”に設定される
と、マシンサイクルに同期したクロック信号ＣＫに同期
して１ずつカウントアップするように構成されている。
また、これら２つのカウンタ３１，３２のビット数は、
いずれもＮ／２に設定されている。
【００２９】３３は、カウンタ３１，３２を縦続接続す
ることにより、Ｎビットカウンタを組み立てる縦続接続
回路である。この場合の接続方向としては、カウンタ３
１からカウンタ３２にキャリー信号が供給される方向
（以下、「第１の接続方向」という）と、逆に、カウン
タ３２からカウンタ３１にキャリー信号が供給される方
向（以下、「第２の接続方向」という）がある。
ることにより、Ｎビットカウンタを組み立てる縦続接続
回路である。この場合の接続方向としては、カウンタ３
１からカウンタ３２にキャリー信号が供給される方向
（以下、「第１の接続方向」という）と、逆に、カウン
タ３２からカウンタ３１にキャリー信号が供給される方
向（以下、「第２の接続方向」という）がある。
【００３０】３４は、すべてのメモリアドレスＹ・Ｘが
更新されるたびに、カウンタ３１，３２の接続方向を切
り替える接続方向切替え回路である。この場合、すべて
のメモリアドレスＹ・Ｘが更新されたか否かは、カウン
タ３１，３２のカウント出力に基づいて判定される。
更新されるたびに、カウンタ３１，３２の接続方向を切
り替える接続方向切替え回路である。この場合、すべて
のメモリアドレスＹ・Ｘが更新されたか否かは、カウン
タ３１，３２のカウント出力に基づいて判定される。
【００３１】３５，３６はそれぞれカウンタ３１，３２
から出力されるアドレスＸ，Ｙを、クロック信号ＣＫに
同期してラッチするラッチ回路である。各ラッチ回路３
５，３６にラッチされたアドレスＸ，Ｙは、ＲＡＭ２０
に供給され、それぞれ上述したｊ，ｉにデコードされ
る。
から出力されるアドレスＸ，Ｙを、クロック信号ＣＫに
同期してラッチするラッチ回路である。各ラッチ回路３
５，３６にラッチされたアドレスＸ，Ｙは、ＲＡＭ２０
に供給され、それぞれ上述したｊ，ｉにデコードされ
る。
【００３２】上記構成において動作を説明する。
【００３３】今、接続方向切替え回路３４により、接続
方向が第１の接続方向に切り替えられたとする。この場
合、カウンタ３１のキャリー入力ＣＩは、縦続接続回路
３３により常時ハイレベル“Ｈ”に設定される。これに
より、この場合は、カウンタ３１からカウントが開始さ
れる。
方向が第１の接続方向に切り替えられたとする。この場
合、カウンタ３１のキャリー入力ＣＩは、縦続接続回路
３３により常時ハイレベル“Ｈ”に設定される。これに
より、この場合は、カウンタ３１からカウントが開始さ
れる。
【００３４】この後、カウンタ３１のカウント出力が２
N/2 に達すると、言い換えれば、すべての列アドレスＸ
が更新されると、縦続接続回路３３からカウンタ３２に
キャリー信号が供給される。これにより、カウンタ３２
のカウント出力が、クロック信号ＣＫに同期して１だけ
カウントアップする。
N/2 に達すると、言い換えれば、すべての列アドレスＸ
が更新されると、縦続接続回路３３からカウンタ３２に
キャリー信号が供給される。これにより、カウンタ３２
のカウント出力が、クロック信号ＣＫに同期して１だけ
カウントアップする。
【００３５】以下、同様に、カウンタ３１のカウント出
力が２N/2 に達するたびに、カウンタ３２にキャリー信
号が供給され、このカウンタ３２のカウント出力が１ず
つカウントアップする。これにより、メモリアドレスＹ
・Ｘは、すべての列アドレスＸが１回更新されるたび
に、行アドレスＹが１つずつ更新されるようにして更新
される。例えば、Ｎ＝２とすれば、メモリアドレスＹ・
Ｘは、Ｌ・Ｌ→Ｌ・Ｈ→Ｈ・Ｌ→Ｈ・Ｈと更新される。
力が２N/2 に達するたびに、カウンタ３２にキャリー信
号が供給され、このカウンタ３２のカウント出力が１ず
つカウントアップする。これにより、メモリアドレスＹ
・Ｘは、すべての列アドレスＸが１回更新されるたび
に、行アドレスＹが１つずつ更新されるようにして更新
される。例えば、Ｎ＝２とすれば、メモリアドレスＹ・
Ｘは、Ｌ・Ｌ→Ｌ・Ｈ→Ｈ・Ｌ→Ｈ・Ｈと更新される。
【００３６】この後、カウンタ３１，３２のカウント出
力がいずれも２N/2 に達すると、言い換えれば、すべて
のメモリアドレスＹ・Ｘが更新されると、接続方向切替
え回路３４により接続方向が第２の接続方向に切り替え
られる。これにより、今度は、カウンタ３２のキャリー
入力ＣＩが常時ハイレベル“Ｈ”に設定される。その結
果、この場合は、カウンタ３２からカウントが開始され
る。
力がいずれも２N/2 に達すると、言い換えれば、すべて
のメモリアドレスＹ・Ｘが更新されると、接続方向切替
え回路３４により接続方向が第２の接続方向に切り替え
られる。これにより、今度は、カウンタ３２のキャリー
入力ＣＩが常時ハイレベル“Ｈ”に設定される。その結
果、この場合は、カウンタ３２からカウントが開始され
る。
【００３７】この後、カウンタ３２のカウント出力が２
N/2 に達すると、言い換えれば、すべての行アドレスＹ
が更新されると、縦続接続回路３３からカウンタ３１に
キャリー信号が供給される。これにより、カウンタ３１
のカウント出力がクロック信号ＣＫに同期して１だけカ
ウントアップする。
N/2 に達すると、言い換えれば、すべての行アドレスＹ
が更新されると、縦続接続回路３３からカウンタ３１に
キャリー信号が供給される。これにより、カウンタ３１
のカウント出力がクロック信号ＣＫに同期して１だけカ
ウントアップする。
【００３８】以下、同様に、カウンタ３２のカウント出
力が２N/2 に達するたびに、カウンタ３１にキャリー信
号が供給され、このカウンタ３１のカウント出力が１ず
つカウントアップする。これにより、この場合は、メモ
リアドレスＹ・Ｘは、すべての行アドレスＹが１回更新
されるたびに、列アドレスＸが１つずつ更新されるよう
にして更新される。例えば、Ｎ＝２とすれば、メモリア
ドレスＹ・Ｘは、Ｌ・Ｌ→Ｈ・Ｌ→Ｌ・Ｈ→Ｈ・Ｈと更
新される。
力が２N/2 に達するたびに、カウンタ３１にキャリー信
号が供給され、このカウンタ３１のカウント出力が１ず
つカウントアップする。これにより、この場合は、メモ
リアドレスＹ・Ｘは、すべての行アドレスＹが１回更新
されるたびに、列アドレスＸが１つずつ更新されるよう
にして更新される。例えば、Ｎ＝２とすれば、メモリア
ドレスＹ・Ｘは、Ｌ・Ｌ→Ｈ・Ｌ→Ｌ・Ｈ→Ｈ・Ｈと更
新される。
【００３９】この後、カウンタ３１，３２のカウント出
力がいずれも２N/2 に達すると、接続方向が第１の接続
方向に切り替えられ、再び、上述したような動作が実行
される。以下、同様に、カウンタ３１，３２のカウント
出力がいずれも２N/2 に達するたびに、接続方向が切り
替えられる。
力がいずれも２N/2 に達すると、接続方向が第１の接続
方向に切り替えられ、再び、上述したような動作が実行
される。以下、同様に、カウンタ３１，３２のカウント
出力がいずれも２N/2 に達するたびに、接続方向が切り
替えられる。
【００４０】このようにして生成されたアドレスＸ，Ｙ
は、クロック信号ＣＫに同期してＤフリップフロップ回
路３５，３６にラッチされた後、ＲＡＭ２０に供給され
る。したがって、例えば、接続方向が第１の接続方向の
とき、ＲＡＭ２０にデータを書き込み、第２の接続方向
のとき、ＲＡＭ２０からデータを読み出すようにすれ
ば、転置行列を得ることができる。
は、クロック信号ＣＫに同期してＤフリップフロップ回
路３５，３６にラッチされた後、ＲＡＭ２０に供給され
る。したがって、例えば、接続方向が第１の接続方向の
とき、ＲＡＭ２０にデータを書き込み、第２の接続方向
のとき、ＲＡＭ２０からデータを読み出すようにすれ
ば、転置行列を得ることができる。
【００４１】図４は、図１のアドレス生成装置２０の具
体的構成の一例を示すブロック図である。なお、図４に
は、説明を簡単にするため、Ｎ＝４の場合を代表として
示す。 図示の如く、列アドレス生成用カウンタ３１
は、２つの１ビットアップカウンタ３１１，３１２の縦
続接続により２ビットのアップカウンタとして構成され
ている。同様に、行アドレス生成用カウンタ３２は、２
つの１ビットアップカウンタ３２１，３２２の縦続接続
により２ビットのアップカウンタとして構成されてい
る。
体的構成の一例を示すブロック図である。なお、図４に
は、説明を簡単にするため、Ｎ＝４の場合を代表として
示す。 図示の如く、列アドレス生成用カウンタ３１
は、２つの１ビットアップカウンタ３１１，３１２の縦
続接続により２ビットのアップカウンタとして構成され
ている。同様に、行アドレス生成用カウンタ３２は、２
つの１ビットアップカウンタ３２１，３２２の縦続接続
により２ビットのアップカウンタとして構成されてい
る。
【００４２】上記縦続接続回路３３は、アップカウンタ
３１１，３２１のキャリー信号を出力するナンド回路３
３１，３３２と、アップカウンタ３１１，３２１のキャ
リー入力ＣＩを選択するセレクタ３３３，３３４により
構成されている。なお、セレクタ３３３，３３４は、選
択した入力信号を反転して出力するように構成されてい
る。
３１１，３２１のキャリー信号を出力するナンド回路３
３１，３３２と、アップカウンタ３１１，３２１のキャ
リー入力ＣＩを選択するセレクタ３３３，３３４により
構成されている。なお、セレクタ３３３，３３４は、選
択した入力信号を反転して出力するように構成されてい
る。
【００４３】上記接続方向切替え回路３４は、すべての
メモリアドレスＹ・Ｘが更新されたことを検出するため
のノア回路３４１と、接続方向の切替え信号を出力する
アップカウンタ３４２により構成されている。
メモリアドレスＹ・Ｘが更新されたことを検出するため
のノア回路３４１と、接続方向の切替え信号を出力する
アップカウンタ３４２により構成されている。
【００４４】上記ラッチ回路３５は、アップカウンタ３
１１，３１２のカウント出力をラッチするための２つの
Ｄフリップフロップ回路３５１，３５２により構成され
ている。同様に、ラッチ回路３６は、アップカウンタ３
２１，３２２のカウント出力をラッチするための２つの
Ｄフリップフロップ回路３６１，３６２により構成され
ている。
１１，３１２のカウント出力をラッチするための２つの
Ｄフリップフロップ回路３５１，３５２により構成され
ている。同様に、ラッチ回路３６は、アップカウンタ３
２１，３２２のカウント出力をラッチするための２つの
Ｄフリップフロップ回路３６１，３６２により構成され
ている。
【００４５】上記アップカウンタ３１１，３１２，３２
１，３２２，３４２は、キャリー入力ＣＩがハイレベル
“Ｈ”に設定されると、クロック信号ＣＫに同期してカ
ウントアップするように構成されている。図５は、この
ようなアップカウンタ３１１，３１２，３２１，３２
２，３４２の構成を示し、図６は、同じく真理値表を示
し、図７は、同じく動作タイミングを示す。
１，３２２，３４２は、キャリー入力ＣＩがハイレベル
“Ｈ”に設定されると、クロック信号ＣＫに同期してカ
ウントアップするように構成されている。図５は、この
ようなアップカウンタ３１１，３１２，３２１，３２
２，３４２の構成を示し、図６は、同じく真理値表を示
し、図７は、同じく動作タイミングを示す。
【００４６】上記構成において動作を説明する。
【００４７】今、アップカウンタ３４２のカウント出力
Ｑがロウレベル“Ｌ”に設定されたとする。この場合、
カウンタ３１，３２の接続方向は、第１の接続方向に設
定される。
Ｑがロウレベル“Ｌ”に設定されたとする。この場合、
カウンタ３１，３２の接続方向は、第１の接続方向に設
定される。
【００４８】すなわち、アップカウンタ３４２のカウン
ト出力Ｑがハイレベル“Ｈ”の場合、セレクタ３３３，
３３４においては、入力Ａが選択される。これにより、
セレクタ３３３においては、ロウレベル“Ｌ”の信号が
選択される。その結果、このセレクタ３３３の出力ＳＮ
はハイレベル“Ｈ”となる。これにより、アップカウン
タ３１１のキャリー入力ＣＩはハイレベル“Ｈ”に設定
される。その結果、このカウンタ３１１は、クロック信
号ＣＫに同期してカウント動作を開始する。
ト出力Ｑがハイレベル“Ｈ”の場合、セレクタ３３３，
３３４においては、入力Ａが選択される。これにより、
セレクタ３３３においては、ロウレベル“Ｌ”の信号が
選択される。その結果、このセレクタ３３３の出力ＳＮ
はハイレベル“Ｈ”となる。これにより、アップカウン
タ３１１のキャリー入力ＣＩはハイレベル“Ｈ”に設定
される。その結果、このカウンタ３１１は、クロック信
号ＣＫに同期してカウント動作を開始する。
【００４９】これに対し、セレクタ３３４においては、
ナンド回路３３１の出力が選択される。このとき、ナン
ド回路３３１の出力はハイレベル“Ｈ”となっている。
これにより、セレクタ３３４の出力ＳＮはロウレベル
“Ｌ”となる。これにより、アップカウンタ３１１のキ
ャリー入力ＣＩはロウレベル“Ｌ”に設定される。その
結果、このアップカウンタ３２１のカウント動作は開始
されない。
ナンド回路３３１の出力が選択される。このとき、ナン
ド回路３３１の出力はハイレベル“Ｈ”となっている。
これにより、セレクタ３３４の出力ＳＮはロウレベル
“Ｌ”となる。これにより、アップカウンタ３１１のキ
ャリー入力ＣＩはロウレベル“Ｌ”に設定される。その
結果、このアップカウンタ３２１のカウント動作は開始
されない。
【００５０】アップカウンタ３１１がカウント動作を開
始することにより、このカウンタ３１１のカウント出力
Ｑは、図７に示すように、クロック信号ＣＫに同期し
て、Ｌ→Ｈ→Ｌ→Ｈ→…と変化する。また、これに伴っ
て、キャリー出力ＣＯが、図７のように変化するので、
アップカウンタ３１２が、アップカウンタ３１１の２倍
の周期で動作する。これにより、アップカウンタ３１
１，３１２のカウント出力Ｑは、クロック信号ＣＫに同
期してＬ・Ｌ→Ｈ・Ｌ→Ｌ・Ｈ→Ｈ・Ｈ→…と変化す
る。
始することにより、このカウンタ３１１のカウント出力
Ｑは、図７に示すように、クロック信号ＣＫに同期し
て、Ｌ→Ｈ→Ｌ→Ｈ→…と変化する。また、これに伴っ
て、キャリー出力ＣＯが、図７のように変化するので、
アップカウンタ３１２が、アップカウンタ３１１の２倍
の周期で動作する。これにより、アップカウンタ３１
１，３１２のカウント出力Ｑは、クロック信号ＣＫに同
期してＬ・Ｌ→Ｈ・Ｌ→Ｌ・Ｈ→Ｈ・Ｈ→…と変化す
る。
【００５１】アップカウンタ３１１，３１２のカウント
出力Ｑが“Ｈ・Ｈ”となると、ナンド回路３３１の出力
がロウレベル“Ｌ”となる。これにより、セレクタ３３
４の出力ＳＮがハイレベル“Ｈ”となり、アップカウン
タ３２１のキャリー入力ＣＩがハイレベル“Ｈ”とな
る。その結果、このカウンタ３２１のカウント動作が実
行される。
出力Ｑが“Ｈ・Ｈ”となると、ナンド回路３３１の出力
がロウレベル“Ｌ”となる。これにより、セレクタ３３
４の出力ＳＮがハイレベル“Ｈ”となり、アップカウン
タ３２１のキャリー入力ＣＩがハイレベル“Ｈ”とな
る。その結果、このカウンタ３２１のカウント動作が実
行される。
【００５２】以下、同様に、アップカウンタ３１１，３
１２のカウント出力Ｑが“Ｈ・Ｈ”となるたびに、アッ
プカウンタ３２１にキャリー信号が供給される。これに
より、アップカウンタ３２１は、アップカウンタ３１２
の２倍の周期で動作する。
１２のカウント出力Ｑが“Ｈ・Ｈ”となるたびに、アッ
プカウンタ３２１にキャリー信号が供給される。これに
より、アップカウンタ３２１は、アップカウンタ３１２
の２倍の周期で動作する。
【００５３】アップカウンタ３２１のキャリー出力ＣＯ
は、アップカウンタ３２２にキャリー入力ＣＩとして供
給される。これにより、アップカウンタ３２２は、アッ
プカウンタ３２１の２倍の周期で動作する。その結果、
４つのアップカウンタ３１１，３１２，３２１，３２２
のカウント出力Ｑは、クロック信号ＣＫに同期して、Ｌ
・Ｌ・Ｌ・Ｌ→Ｈ・Ｌ・Ｌ・Ｌ→Ｌ・Ｈ・Ｌ・Ｌ→Ｈ・
Ｈ・Ｌ・Ｌ→Ｌ・Ｌ・Ｈ・Ｌ→…と変化する。
は、アップカウンタ３２２にキャリー入力ＣＩとして供
給される。これにより、アップカウンタ３２２は、アッ
プカウンタ３２１の２倍の周期で動作する。その結果、
４つのアップカウンタ３１１，３１２，３２１，３２２
のカウント出力Ｑは、クロック信号ＣＫに同期して、Ｌ
・Ｌ・Ｌ・Ｌ→Ｈ・Ｌ・Ｌ・Ｌ→Ｌ・Ｈ・Ｌ・Ｌ→Ｈ・
Ｈ・Ｌ・Ｌ→Ｌ・Ｌ・Ｈ・Ｌ→…と変化する。
【００５４】アップカウンタ３１１，３１２，３２１，
３２２のカウント出力Ｑが“Ｈ・Ｈ・Ｈ・Ｈ”となる
と、ナンド回路３３２の出力がいずれもハイレベル
“Ｈ”となる。これにより、ノア回路３４１の出力がハ
イレベル“Ｈ”となる。その結果、アップカウンタ３４
２のキャリー入力ＣＩがハイレベル“Ｈ”になる。これ
により、このカウンタ３４２のカウント出力Ｑがクロッ
ク信号ＣＫに同期してハイレベル“Ｈ”に切り替えられ
る。
３２２のカウント出力Ｑが“Ｈ・Ｈ・Ｈ・Ｈ”となる
と、ナンド回路３３２の出力がいずれもハイレベル
“Ｈ”となる。これにより、ノア回路３４１の出力がハ
イレベル“Ｈ”となる。その結果、アップカウンタ３４
２のキャリー入力ＣＩがハイレベル“Ｈ”になる。これ
により、このカウンタ３４２のカウント出力Ｑがクロッ
ク信号ＣＫに同期してハイレベル“Ｈ”に切り替えられ
る。
【００５５】アップカウンタ３４２のカウント出力Ｑが
ハイレベル“Ｈ”になると、セレクタ３３３，３３４に
おいては、入力Ｂが選択される。これにより、アップカ
ウンタ３１１のキャリー入力ＣＩはロウレベル“Ｌ”に
設定され、アップカウンタ３２１のキャリー入力ＣＩは
ハイレベル“Ｈ”に設定される。その結果、今度は、カ
ウンタ３２からカウント動作が開始される。これによ
り、カウンタ３１，３２の接続方向は、第２の接続方向
に設定されたことになる。
ハイレベル“Ｈ”になると、セレクタ３３３，３３４に
おいては、入力Ｂが選択される。これにより、アップカ
ウンタ３１１のキャリー入力ＣＩはロウレベル“Ｌ”に
設定され、アップカウンタ３２１のキャリー入力ＣＩは
ハイレベル“Ｈ”に設定される。その結果、今度は、カ
ウンタ３２からカウント動作が開始される。これによ
り、カウンタ３１，３２の接続方向は、第２の接続方向
に設定されたことになる。
【００５６】図８は、第１の接続方向から第２の接続方
向への切替え動作を示すタイミングチャートである。図
において、Ｔ１〜Ｔ４は第１の接続方向が設定されてい
る場合の最後の４マシンサイクルを示し、Ｔ５〜Ｔ７
は、第２の接続方向が設定されている場合の最初の３マ
シンサイクルを示す。
向への切替え動作を示すタイミングチャートである。図
において、Ｔ１〜Ｔ４は第１の接続方向が設定されてい
る場合の最後の４マシンサイクルを示し、Ｔ５〜Ｔ７
は、第２の接続方向が設定されている場合の最初の３マ
シンサイクルを示す。
【００５７】図示の如く、カウンタ３１１のカウント出
力Ｑは、各マシンサイクルＴ１〜Ｔ４に同期してＬ→Ｈ
→Ｌ→Ｈと変化し、マシンサイクルＴ５でロウレベル
“Ｌ”となる。また、カウンタ３１２のカウント出力Ｑ
は、マシンサイクルＴ１でロウレベル“Ｌ”となり、マ
シンサイクルＴ３でハイレベル“Ｈ”となった後、マシ
ンサイクルＴ５で再びロウレベル“Ｌ”となる。
力Ｑは、各マシンサイクルＴ１〜Ｔ４に同期してＬ→Ｈ
→Ｌ→Ｈと変化し、マシンサイクルＴ５でロウレベル
“Ｌ”となる。また、カウンタ３１２のカウント出力Ｑ
は、マシンサイクルＴ１でロウレベル“Ｌ”となり、マ
シンサイクルＴ３でハイレベル“Ｈ”となった後、マシ
ンサイクルＴ５で再びロウレベル“Ｌ”となる。
【００５８】カウンタ３２１のカウント出力Ｑは、マシ
ンサイクルＴ１でハイレベル“Ｈ”となった後、この状
態をマシンサイクルＴ４まで維持される。また、カウン
タ３２２のカウント出力Ｑは、マシンサイクルＴ１の４
サイクル前でハイレベル“Ｈ”となった後、この状態を
マシンサイクルＴ４まで維持される。
ンサイクルＴ１でハイレベル“Ｈ”となった後、この状
態をマシンサイクルＴ４まで維持される。また、カウン
タ３２２のカウント出力Ｑは、マシンサイクルＴ１の４
サイクル前でハイレベル“Ｈ”となった後、この状態を
マシンサイクルＴ４まで維持される。
【００５９】マシンサイクルＴ４になると、カウンタ３
１１，３１２のカウント出力Ｑがいずれもハイレベル
“Ｈ”となる。これにより、ナンド回路３３１の出力が
ロウレベル“Ｌ”となる。その結果、アップカウンタ３
２１にキャリー信号が供給され、このカウンタ３２１の
カウント出力ＱがマシンサイクルＴ５でロウレベル
“Ｌ”になる。これにより、アップカウンタ３２２のカ
ウント出力Ｑもロウレベル“Ｌ”となる。
１１，３１２のカウント出力Ｑがいずれもハイレベル
“Ｈ”となる。これにより、ナンド回路３３１の出力が
ロウレベル“Ｌ”となる。その結果、アップカウンタ３
２１にキャリー信号が供給され、このカウンタ３２１の
カウント出力ＱがマシンサイクルＴ５でロウレベル
“Ｌ”になる。これにより、アップカウンタ３２２のカ
ウント出力Ｑもロウレベル“Ｌ”となる。
【００６０】また、マシンサイクルＴ４では、カウンタ
３１１，３１２のカウント出力Ｑだけでなく、カウンタ
３２１，３２２のカウント出力Ｑもハイレベル“Ｈ”と
なっている。これにより、このマシンサイクルＴ４で
は、ナンド回路３３１，３３２の出力がいずれもロウレ
ベル“Ｌ”となる。
３１１，３１２のカウント出力Ｑだけでなく、カウンタ
３２１，３２２のカウント出力Ｑもハイレベル“Ｈ”と
なっている。これにより、このマシンサイクルＴ４で
は、ナンド回路３３１，３３２の出力がいずれもロウレ
ベル“Ｌ”となる。
【００６１】その結果、ノア回路３４１の出力がハイレ
ベル“Ｈ”になる。これにより、アップカウンタ３４２
のカウント出力Ｑは、マシンサイクルＴ５でロウレベル
“Ｌ”となる。その結果、接続方向が第２の方向に切り
替えられる。これにより、今度は、アップカウンタ３２
１，３２２側からカウント動作が開始される。
ベル“Ｈ”になる。これにより、アップカウンタ３４２
のカウント出力Ｑは、マシンサイクルＴ５でロウレベル
“Ｌ”となる。その結果、接続方向が第２の方向に切り
替えられる。これにより、今度は、アップカウンタ３２
１，３２２側からカウント動作が開始される。
【００６２】以上詳述したこの実施例によれば、２つの
Ｎ／２ビットカウンタ３１，３２を設け、この２つのカ
ウンタ３１，３２のカウント出力に基づいて、その接続
方向を切り換えることにより、転置処理用のメモリアド
レスＹ・Ｘを生成するようにしたので、使用するカウン
タの回路規模を従来の半分に設定することができる。こ
れにより、メモリアドレス生成装置をＩＣ化する場合に
おいて、ＩＣのチップ面積の縮小及び消費電力の低減を
図ることができる。
Ｎ／２ビットカウンタ３１，３２を設け、この２つのカ
ウンタ３１，３２のカウント出力に基づいて、その接続
方向を切り換えることにより、転置処理用のメモリアド
レスＹ・Ｘを生成するようにしたので、使用するカウン
タの回路規模を従来の半分に設定することができる。こ
れにより、メモリアドレス生成装置をＩＣ化する場合に
おいて、ＩＣのチップ面積の縮小及び消費電力の低減を
図ることができる。
【００６３】なお、以上の説明では、カウンタとしてア
ップカウンタを用いる場合を説明したが、この発明で
は、ダウンカウンタを用いてもよい。このほかにも、こ
の発明は、その要旨を逸脱しない範囲で種々様々変形実
施可能なことは勿論である。
ップカウンタを用いる場合を説明したが、この発明で
は、ダウンカウンタを用いてもよい。このほかにも、こ
の発明は、その要旨を逸脱しない範囲で種々様々変形実
施可能なことは勿論である。
【００６４】
【発明の効果】以上説明したようにこの発明によれば、
ＩＣのチップ面積の縮小及び消費電力の低減を図ること
ができるメモリアドレス生成装置を提供することができ
る。
ＩＣのチップ面積の縮小及び消費電力の低減を図ること
ができるメモリアドレス生成装置を提供することができ
る。
【図１】この発明に係るメモリアドレス生成装置の一実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図２】ＲＡＭを使った転置処理を説明するための図で
ある。
ある。
【図３】従来のメモリアドレス生成装置の構成を示すブ
ロック図である。
ロック図である。
【図４】図１のメモリアドレス生成装置の具体的構成の
一例を示すブロック図である。
一例を示すブロック図である。
【図５】アップカウンタの構成を示すブロック図であ
る。
る。
【図６】アップカウンタの真理値表を示す図である。
【図７】アップカウンタの動作を示すタイミングチャー
ト図である。
ト図である。
【図８】図４のメモリアドレス生成装置の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
２０…ＲＡＭ、３０…メモリアドレス生成装置、３１…
列アドレス生成用カウンタ、３２…行アドレス生成用カ
ウンタ、３３…縦続接続回路、３４…接続方向切替え回
路、３５，３６…ラッチ回路。
列アドレス生成用カウンタ、３２…行アドレス生成用カ
ウンタ、３３…縦続接続回路、３４…接続方向切替え回
路、３５，３６…ラッチ回路。
Claims (1)
- 【請求項１】 カウント動作によりメモリの列アドレス
を生成する列アドレス生成用カウント手段と、 カウント動作により前記メモリの行アドレスを生成する
行アドレス生成用カウント手段と、 前記列アドレス生成用カウント手段と前記行アドレス生
成用カウント手段を縦続接続する縦続接続手段と、 前記列アドレス生成用カウント手段と前記行アドレス生
成用カウント手段のカウント出力に基づいて、前記メモ
リのすべてのアドレスが更新されるたびに、前記縦続接
続手段による前記カウント手段の接続方向を切り替える
接続方向切替え手段とを具備したことを特徴とするメモ
リアドレス生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095175A JPH05289933A (ja) | 1992-04-15 | 1992-04-15 | メモリアドレス生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095175A JPH05289933A (ja) | 1992-04-15 | 1992-04-15 | メモリアドレス生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05289933A true JPH05289933A (ja) | 1993-11-05 |
Family
ID=14130419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095175A Pending JPH05289933A (ja) | 1992-04-15 | 1992-04-15 | メモリアドレス生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05289933A (ja) |
-
1992
- 1992-04-15 JP JP4095175A patent/JPH05289933A/ja active Pending
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