JPS63266487A - 読み出し専用メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、読み出し専用メモリに関するもので、例え
ば、マスクＲＯＭ　（リード・オンリー・メモリ）など
に利用して有効な技術に関するものである。

〔従来の技術〕

漢字処理を行うマイクロコンピュータシステム等に組み
込まれ、漢字の文字パターン等を記憶するために用いら
れるマスクＲＯ，Ｍなどの読み出し専用メモリがある。

これらのマスクＲＯＭは、例えば１ビツト又は８ビット
単位で指定されたアドレスの記憶データを読み出し、外
部に出力する。

このようなマスクＲＯＭについては、例えば、１９８３
年９月、■日立製作所発行のｒ日立ＩＣメモリデータブ
フクＪ３２３頁〜３３９真に記載されている。

〔発明が解決しようとする問題点〕

上記のようなマスクＲＯＭを、ＣＲＴ　（陰極線管）デ
ィスプレイ装置を含むグラフインクシステム等に用いた
場合、次のような問題点が生じる。

すなわち、前述のように、マスクＲＯＭ等の読み出し専
用メモリの読み出し動作は、例えば１ビツト又は８ビッ
ト単位で行われる。したがって、第３図に示されるよう
に、マスクＲＯＭから１文字が例えば２４ドツト×２４
ドツトからなる文字パターンを読み出す場合、１ビツト
又は８ビット単位の読み出し動作を２４Ｘ２４回又は３
×２４回繰り返さなくてはならない、このため、マスク
ＲＯＭのアクセスタイムが比較的長いこともあいまって
、文字パターンの読み出し動作を高速化することができ
ず、このマスクＲＯＭの読み出し速度によって高速処理
可能なグラフインクシステム等の処理能力が律則されて
しまう。

この発明の目的は、シリアル入出力動作の高速化を図っ
たマスクＲＯＭ等の読み出し専用メモリを提供すること
にある。この発明の他の目的は、読み出し専用メモリを
含むグラフィックシステム等の処理能力を向上させるこ
とにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される実施例のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
読み出し専用メモリに、それぞれのビットが各データ線
に対応され選択されたワード線に結合される複数のメモ
リセルの読み出しデータを保持する複数組のデータレジ
スタと、これらのデータレジスタに保持される所定ビッ
ト数の読み出しデータを外部から供給されるシリアルク
ロック信号に従って順次シリアルに出方する直並列変換
回路とを含むシリアル・アクセス・ポートを設けるもの
である。

〔作　　用〕

上記手段によれば、１回のメモリアクセスによって、最
大ワード線単位の読み出しデータをワード線選択動作を
繰り返すことなく高速にシリアル出力できるため、読み
出し専用メモリの読み出し速度を高速化し読み出し専用
メモリを含むグラフィックシステム等の処理能力を向上
することができる。

〔実施例〕

第１図には、この発明が通用されたマスクＲＯＭの一実
施例のブロック図が示されている。同図の各回路ブロッ
クは、公知の半導体集積回路の製造技術によって、特に
制限されないが、単結晶シリコンのような１個の半導体
基板上において形成される。

この実施例のマスクＲＯＭは、特に制限されないが、１
つのデータ出力端子Ｄｏｕｔを持つ。マスクＲＯＭは、
チップイネーブル信号ξ百がロウレベルとされることに
よって起動され、指定されるアドレスの記憶データを通
常１ビット単位で読み出し出力イネーブル信号面に従っ
てデータ出力端子Ｄｏｕｔから出力する。また、この実
施例のマスクＲＯＭは、出力イネーブル信号○Ｅが引き
続きロウレベルとされシリアルクロック信号ＳＣが供給
されることによってシリアル出力モードとされ、特に制
限されないが、２４ビツトの読み出しデータをシリアル
クロック信号ＳＣに従ってシリアルに連続して出力する
機能を持つ、このため、この実施例のマスクＲＯＭには
、後述するように、それぞれのビットがメモリアレイの
各データ線に対応される２組のデータレジスタＤＲＡ及
びＤＲＢが設けられる。この実施例のマスクＲＯＭは、
上記２組のデータレジスタＤＲＡ及びＤＲＢを交互に用
いることによって、シリアル出力モードを間断な（受け
つけることができる。

第１図において、メモリアレイＭ−ＡＲＹは、同図の垂
直方向に配置されるｍ本のワード線と同図の水平方向に
配置されるｎ本のデータ線及びこれらのワード線と相補
データ線の交点に格子状に配置されるｍ　Ｘ　ｎ個のメ
モリセルによって構成される。

メモリアレイＭ−ＡＲＹを構成する各メモリセルは、特
に制限されないが、それぞれ１個のＮチャンネルＭＯＳ
　Ｆ　ＥＴによって構成される。これらのＮチャンネル
ＭＯ３ＦＥＴは、例えばそのゲートのコンタクトがオプ
ショナルに作成されるマス多に従って選択的に形成され
ることによって比較的低いしきい値電圧か又はほぼ無限
大のしきい値電圧を持つようにされる。各Ｎチャンネル
ＭＯ３ＦＥＴのしきい値電圧の差に従って、対応するメ
モリセルは論理“０”又は論理“１″の記憶データを保
持するものとされる。

メモリアレイＭ−ＡＲＹの同一の行に配置されるｎ個の
メモリセルを構成するＭＯＳＦＥＴのゲートは、対応す
るワード線に共通に結合される。

また、メモリアレイＭ−ＡＲＹの同一の列に配置される
ｍ個のメモリセルを構成するＭＯＳＦＥＴのドレインは
、対応するデータ線に共通に結合される。各ワード線が
択一的にハイレベルの選択状態とされることによって、
対応するｎ個のメモリセルが同時に選択状態とされ、そ
れぞれのＮチャンネルＭＯ５ＦＥＴがそのしきい値電圧
に応じて選択的にオン状態とされる。各データ線には、
対応するメモリセルのしきい値電圧に応じて読み出し電
流が流され、図示されないセンスアンプによって読み出
し電圧が形成される。つまり、特に制限されないが、メ
モリセルが論理“０”の記憶データを保持するとき対応
するデータ線のレベルは回路の接地電位のようなロウレ
ベルとされ、またメモリセルが論理“１″の記憶データ
を保持するとき対応するデータ線のレベルは回路の電源
電圧のようなハイレベルとされる。

メモリアレイＭ−ＡＲＹを構成する各ワード線は、ロウ
アドレスデコーダＲＤに結合され、そのうちＸアドレス
信号ＡＸＯ〜ＡＸｉによって指定される一本のワード線
が択一的にハイレベルの選択状態とされる。

ロウアドレスデコーダＲＤは、後述するタイミング制御
回路ＴＣから供給されるタイミング信号φｃｅに従って
選択的に動作状態とされる。この動作状態において、ロ
ウアドレスデコーダＲＤは、ロウアドレスバッファＲＡ
ＤＢから供給される相補内部アドレス信号ａｘＯ〜土ｘ
ｉ（ここで、例えば非反転内部アドレス信号ａｘＯと反
転内部アドレス信号ａｘＱをあわせて相補内部アドレス
信号ａｘＱのように表す、以下同じ）をデコードし、指
定される一本のワード線をハイレベルの選択状態とする
。

ロウアドレスバッファＲＡＤＢは、特に制限されないが
、タイミング制御回路ＴＣから供給されるタイミング信
号φａｂに従って、外部端子ＡＸＯ〜ＡＸｉを介して供
給されるｉ＋ｌビットのＸアドレス信号ＡＸＯ〜ＡＸｉ
を取り込み、保持する。

また、ロウアドレスバッファＲＡＤＢは、これらのＸア
ドレス信号ＡＸＯ＝ＡＸｉをもとに上記相補内部アドレ
ス信号ａｘＯｘａｘ＋を形成し、上記ロウアドレスデコ
ーダＲＤに供給する。

一方、メモリアレイＭ−ＡＲＹを構成する各データ線は
、データレジスタＤＲＡ及びＤＲＢの対応する単位回路
に結合される。

データレジスタＤＲＡ及びＤＲＢの各単位回路は、メモ
リアレイＭ−ＡＲＹの各データ線に対応して設けられる
ｎ個のフリップフロップをそれぞれ含む、これらのフリ
ツブフロップの人出カノードと対応するデータ線の間に
は、データ転送用のｎ個のスイッチＭＯＳ　Ｆ　ＥＴが
それぞれ設けられる。このうち、データレジスタＤＲＡ
に対応するデータ転送用スイッチＭＯＳＦＥＴは、タイ
ミング制御回路ＴＣからハイレベルのデータ転送用タイ
ミング信号φｔｒａが供給されることによって一斉にオ
ン状態とされる。同様に、データレジスタＤＲＢに対応
するデータ転送用スイッチＭＯ３ＦＥＴは、タイミング
制御回路ＴＣからハイレベルのデータ転送用タイミング
信号φｔｒｂが供給されることによって一斉にオン状態
とされる。これにより、択一的に選択状態とされる１本
のワード線に結合されるｎ個のメモリセルから出力され
る読み出しデータが、選択的にデータレジスタＤＲＡ又
はＤＲＢに取り込まれ、保持される。

データレジスタＤＲＡ及びＤＲＢの各フリップフロップ
の入出力ノードは、さらにデータセレクタＤＳＬの対応
するスイッチＭＯ５ＦＥＴを介して共通データ線ＣＤに
択一的に接続される。

データセレクタＤＳＬは、特に制限されないが、上記デ
ータレジスタＤＲＡ及びＤＲＢの各フリップフロップに
それぞれ対応して設けられる２×ｎ個のスイッチＭＯ３
ＦＥＴにより構成される。これらのスイッチＭＯ３ＦＥ
Ｔは、後述するポインタＰＮＴから供給されるデータレ
ジスタ選択信号とタイミング制御回路ＴＣから供給され
る内部制御信号３１ａ及びｓｌｂに従って択一的にオン
状態とされる。すなわち、内部制御信号ｓｌａがハイレ
ベルとされるとき、データレジスタＤＲＡに対応するス
イッチＭＯ３ＦＥＴがデータレジスタ選択信号に従って
択一的にオン状態とされる゛、また、内部制御信号ｓｊ
ｂがハイレベルとされるとき、データレジスタＤＲＢに
対応するスイッチＭＯ３ＦＥＴが択一的にオン状態とさ
れる。これらのスイッチＭＯＳ　Ｆ　ＥＴが択一的にオ
ン状態とされることで、データレジスタＤＲＡ又はＤＲ
Ｂの各フリップフロップの保持データが択一的に共通デ
ータ線ＣＤに伝達される。

ポインタＰＮＴは、ｎビットのシフトレジスタをその基
本構成とする。このシフトレジスタの最終ビットの出力
端子ｓｂは、シフトレジスタの先頭ビットの入力端子に
結合される。シフトレジスタには、タイミング制御回路
ＴＣからシフトクロック用タイミング信号φＣが供給さ
れる。さらに、このシフトレジスタの各ビットは、対応
するスイッチＭＯＳ　Ｆ　ＥＴを介してアドレスラッチ
ＡＬの対応するビットにそれぞれ結合される。これらの
スイッチＭＯ３ＦＥＴは、タイミング制御回路ＴＣから
ハイレベルのポインタセット用タイミング信号φｐｓが
供給されることによって一斉にオン状態とされる。

マスクＲＯＭがシリアル出力モードとされタイミング信
号φｐｓが一時的にハイレベルとされることによって、
ポインタＰＮＴのシフトレジスタの先頭カラムアドレス
に対応するビットには、アドレスラッチＡＬの対応する
ビットを介して論理“１”のシフト信号が入力される。

このシフト信号は、タイミング信号φＣに従ってポイン
タＰＮＴのシフトレジスタ内をループ状にシフトされ、
シフト信号がシフトされることにより上記データレジス
タ選択信号が順次択一的に形成される。

アドレスラッチＡＬは、上記ポインタＰＮＴの各ビット
に対応して設けられるｎビットのラッチにより構成され
る。これらのランチの入出力ノードは、上記ポインタＰ
ＮＴの対応するビットに接続されるとともに、対応する
スイッチＭＯ３ＦＥＴを介して後述するカラムアドレス
デコーダＣＤの対応する出力端子にそれぞれ結合される
。アドレスラッチＡＬに設けられるｎ個のスイッチＭＯ
３ＦＥＴは、タイミング制御回路ＴＣからハイレベルの
タイミング信号φａＳが供給されることによって一斉に
オン状態とされる。このとき、カラムアドレスデコーダ
ＣＤによって択一的に形成されるハイレベルの選択信号
が、アドレスランチＡＬの対応するビットのランチに取
り込まれ、保持される。前述のように、このハイレベル
の選択信号は、さらにタイミング信号φｐｓに同期して
ポインタＰＮＴの対応するビットに伝達される。

カラムアドレスデコーダＣＤは、タイミング制御回路Ｔ
Ｃから供給されるタイミング信号φｃｅに従って選択的
に動作状態とされる。この動作状態において、カラムア
ドレスデコーダＣＤは、カラムアドレスバッファＣＡＤ
Ｂから供給され墨相補　゛内部アドレス信号ａｙｏ　〜
ａｙｊをデコードし、上記ハイレベルの選択信号を択一
的に形成する。

カラムアドレスバッファＣＡＤＢは、タイミング制御回
路ＴＣから供給されるタイミング信号φａｂに従って、
外部端子ＡＹＯ〜ＡＹｊを介して供給されるＹアドレス
信号ＡＹＯ〜ＡＹｊを取り込み、保持する。また、これ
らのＹアドレス信号ＡＹＯ〜ＡＹｊをもとに上記相補内
部アドレス信号ａｙｏ　〜ａｙｊを形成し、上記カラム
アドレスデコーダＣＤに供給する。

つまり、マスクＲＯＭがシリアル出力モードとされると
き、最初に出力するべき読み出しデータのカラムアドレ
スすなわち先頭カラムアドレスがＹアドレス信号ＡＹＯ
〜ＡＹｊによって指定される。これらのＹアドレス信号
ＡＹＯ〜ＡＹｊは、相補内部アドレス信号ａｙｏ〜ｉｙ
ｌとしてカラムアドレスデコーダＣＤに伝達され、デコ
ードされる。この結果、カラムアドレスデコーダＣＤの
対応する出力信号が択一的にハイレベルとされ、タイミ
ング信号φａＳが一時的にハイレベルとされることによ
ってアドレスランチＡＬの対応するピットに選択信号と
して取り込まれる。この選択信号は、タイミング信号φ
ｐｓが一時的にハイレベルとされることによって、さら
にポインタＰＮＴの対応するビットに論理“１”のシフ
ト信号として取り込まれる。出力イネーブル信号ＯＥが
ハイレベルとされることでマスクＲＯＭのシリアル出力
動作が開始されると、ポインタＰＮＴにはタイミング制
御回路ＴＣからシフトクロック用のタイミング信号φＣ
が供給される。ポインタＰＮＴの所定のビットに書き込
まれた論理＠１”のシフト信号は、このタイミング信号
φＣの立ち上がりエツジに同期してポインタＰＮＴ内を
ループ状にシフトされる。このため、データセレクタＤ
ＳＬには、先頭カラムアドレスに対応するスイッチＭＯ
３ＦＥＴから順にハイレベルのデータレジスタ選択信号
が供給される。これにより、データレジスタＤＲＡ又は
ＤＲＨに保持される読み出しデータが、先頭カラムアド
レスに対応するビットから順に共通データ線ＣＤに伝達
される。すなわち、この実施例のデュアル・ボート・メ
モリは、読み出しデータのシリアル出力動作を任意のカ
ラムアドレスから開始することができるものである。

ところで、ポインタＰＮＴに供給されるタイミング信号
φＣは、同時にカウンタ回路ＣＴＲに供給される。この
カウンタ回路ＣＴＲは、特に制限されないが、２４進の
パイナリイカウンタと、これらのパイナリイカウンタの
出力信号をモニタしその計数値が最終値“１０１１１”
すなわち１０進数で１２３″となったことを識別する検
出回路を含む、カウンタ回路ＣＴＲは、タイミング信号
φＣの立ち下がりエツジに同期して歩進され、シリアル
出力された読み出しデータのビット数を計数する。また
、その計数値が最終値になると、その出力信号ｃ２３を
ハイレベルとする。カウンタ回路ＣＴＲの出力信号ｃ２
３は、タイミング制御回路ＴＣに供給され、データレジ
スタＤＲＡ及びＤＲＢの切り換え制御信号として用いら
れる。

共通データ線ＣＤは、データ出カバソファＤＯＢの入力
端子に結合される。データ出力パフファＤＯＢは、タイ
ミング制御回路ＴＣから供給されるタイミング信号φｏ
ｅに従って選択的に動作状態とされる。この動作状態に
おいて、データ出カバソファＤＯＢは、共通データ線Ｃ
Ｄを介して伝達される読み出し信号をさらに増幅し、デ
ータ出力端子ＤｏｕＬを介して外部の装置に送出する。

特に制限されないが、タイミング信号φｏｅがロウレベ
ルとされるとき、データ出カバソファＤＯＢの出力はハ
イインピーダンス状態とされる。

タイミング制御回路ＴＣは、外部から制御信号として供
給されるチップイネーブル信号面、出力イネーブル信号
ＯＥをもとに、上記各種のタイミング信号を形成し、各
回路に供給する。また、外部から供給されるシリアルク
ロック信号ＳＣをもとに、マスクＲＯＭのシリアル出力
動作を同期化するためのタイミング信号φＣを形成し、
上記ポインタＰＮＴ及びカウンタ回路ＣＴＲに供給する
。さらに、タイミング制御回路ＴＣは、２組のデータレ
ジスタＤＲＡ及びＤＲＢを交互に使用するためのデータ
レジスタ制御機能を持つ。このため、タイミング制御回
路ＴＣには、カウンタ回路ＣＴＲから供給されるデータ
レジスタ切り換え信号ｃ２３に従って上記内部制御信号
ｓｌａ又は３１１ｂを相捕的に形成するための制御用フ
リップフロップが設けられる。

第２図には、この実施例のマスクＲＯＭのシリアル出力
モードの一実施例のタイミング図が示されている。また
、第３図には、第２図のシリアル出力モードによって読
み出される文字パターンの概念図が示されている。第２
図及び第３図により、この実施例のマスクＲＯＭのシリ
アル出力モードの概要を説明する。

前述のように、この実施例のマスクＲＯＭ１！、漢字等
の文字パターンを格納するための文字パターン発生ＲＯ
Ｍとして用いられる。これらの文字パターンは、第３図
に示されるように、２４ドツ）　Ｘ　２４　Ｆット構成
とされ、一つの文字パターンＣＰは例えばマスクＲＯＭ
のロウアドレスｒａ〜ｒａ＋２３及びカラムアドレスｃ
ａ〜ｃａ＋２３によって囲まれる５７６個のメモリセル
に格納される。マスクＲＯＭは、ロウアドレスｒａとカ
ラムアドレスｃａが指定されることによって、対応する
１本のワード線を選択状態とし、カラムアドレスＣａに
対応するメモリセルを先頭に連続する２４（囚のメモリ
セルの読み出しデータをシリアルに連続的に送出する。

一つの文字パターンＣＰの読み出し動作は、このような
シリアル出力モードが２４回繰り返されることによって
実現される。

第２図には、これらのシリアル出力モードのうち、第１
回目及び第２回目のシリアル出力サイクルＣ７，１及び
サイクルＣＦ、２が例示的に示されている。

第２図において、マスクＲＯＭは、チップイネーブル信
号ＣＥがハイレベルからロウレベルに変化されることに
よって起動される。このチップイネーブル信号ＣＥの立
ち下がり変化に先立って、Ｘアドレス信号ＡＸＯ〜ＡＸ
ｉが先頭ロウアドレスｒａを指定する組み合わせで供給
され、Ｙアドレス信号ＡＹＯ〜ＡＹｊが先頭カラムアド
レスＣａを指定する組み合わせで供給される。

マスクＲＯＭでは、チップイネーブル信号ＣＥがロウレ
ベルとされることで、シリアル出力サイクルＣ７，１が
開始され、まずタイミング信号φａｂが一時的にハイレ
ベルとされる。また、このタイミング信号φａｂにやや
遅れてタイミング信号φｃｅがハイレベルとされ、さら
にタイミング信号φａｓ及びφｔｒａが少しずつ遅れて
一時的にハイレベルとされる。

タイミング信号φａｂが一時的にハイレベルとされるこ
とで、Ｘアドレス信号ＡＸＯ〜ＡＸｉ及びＹアドレス信
号ＡＹＯ〜ＡＹｊがロウアドレスバッファＲＡＤＢ及び
カラムアドレスバッファＣＡＤＨに取り込まれ、相補内
部アドレス信号ａｘＱ〜ａｘｉ及びａｙＱ〜ａｙｊが形
成される。また、タイミング信号φｃｅがハイレベルと
されることで、ロウアドレスデコーダＲＤが動作状態と
されワード線の選択動作が開始されるとともに、カラム
アドレスデコーダＣＤが動作状態とされる。タイミング
信号φａＳが一時的にハイレベルとされることで、カラ
ムアドレスデコーダＣＤのデコード結果がハイレベルの
選択信号としてアドレスラッチＡＬの対応するビットに
取り込まれる。

ロウアドレスデコーダＲＤによりロウアドレスｒａに対
応する１本のワード線がハイレベルの選択状態とされる
ことで、メモリアレイＭ−ＡＲＹの各データ線には選択
されたワード線に結合されるｎｕｌｌのメモリセルの記
憶データに従った読み出しデータが出力される。これら
の読み出しデータは、タイミング信号φｔｒａが一時的
にハイレベルとされることで、データレジスタＤＲＡに
取り込まれ、保持される。

次に、ロウアドレスｒａに結合されるｎ個のメモリセル
の読み出しデータがデータレジスタＤＲＡに取り込まれ
た時点で、出力イネーブル信号ＯＥがハイレベルからロ
ウレベルに変化される。この出力イネーブル信号ＯＥは
、特に制限されないが、シリアルクロック信号ＳＣがロ
ウレベルとされる期間においてロウレベルとされる。

マスクＲＯＭでは、出力イネーブル信号ＯＥがロウレベ
ルとされることで、内部制御信号Ｓｌａがハイレベルと
されるとともに、タイミング信号φｐｓが一時的にハイ
レベルとされ、やや遅れてタイミング信号φＯｅがハイ
し・ベルとされる。また、このタイミング信号φＯｅが
ハイレベルとされることで、タイミング信号φＣがシリ
アルクロック信号ＳＣに同期して形成される。

タイミング信号φｐｓが一時的にハイレベルとされるこ
とで、アドレスランチＡＬに保持されるハイレベルの選
択信号がポインタＰＮＴの対応するビットに論理″１”
のシフト信号として入力される。これにより、データレ
ジスタＤＲＡに保持される読み出しデータのうちカラム
アドレスｃａに対応するビットの読み出しデータが、デ
ータセレクタＤＳＬから共通データ線ＣＤを介してデー
タ出力バッファ″ＤＯＢに伝達される。この読み出しデ
ータすなわちアドレスｒａ　−ｃａに対応するメモリセ
ルの記憶データ（ｒａ−ｃａ）は、タイミング信号φｏ
ｅがハ・イレベルとされることによってデータ出カバソ
ファＤＯＢからデータ出力端子Ｄｏｕｔを介して外部に
送出される。

以後、ポインタＰＮＴがタイミング信号φＣの２回目以
降の立ち上がりエツジに同期してシフトされ、これにと
もなってアドレスｒａ−ｃａ＋１ないｊ、、ｒａ　−ｃ
ａ＋２３に対応するメモリセルの記憶データ（ｒａ−ｃ
ａ＋１＞ないしくｒａ−ｃａ＋２３）が、データ出力バ
ッファＤＯＢからデータ出力端子Ｄｏｕｔを介して順次
外部に送出される。また、タイミング信号φＣの立ち下
がりエツジにおいて、カウンタ回路ＣＴＲが歩進され、
シリアル出力される読み出しデータのビット数が計数さ
れる。

チップイネーブル信号ＣＥは、上記出力イネーブル信号
ＯＥがロウレベルとされてから所定の時間が経過した後
、ハイレベルに戻される。また、これと同時に、外部端
子ＡＸＱ”ＡＸｉ及びＡＹＯ〜ＡＹｊがビット・ケアと
なる。

マスクＲＯＭでは、チップイネーブル信号ＣＥがハイレ
ベルに戻されることで、タイミング信号φｃｅがロウレ
ベルとなり、シリアル出力サイクルＣｙ、１が終了する
。また、出カイネーブル信号σ丁が引き続きロウレベル
とされることで、サイクルＣｙ、１において読み出され
データレジスタＤＲＡに保持される読み出しデータのシ
リアル出力動作が継続して行われる。

所定の時間をおいて、チップイネーブル信号で百が再度
ハイレベルからロウレベルに変化される。

このチップイネーブル信号で百の立ち下がり変化に先立
って、Ｘアドレス信号ＡＸＯ〜ＡＸｉが次のロウアドレ
スｒａ＋ｌを指定する組み合わせで供給され、Ｙアドレ
ス信号ＡＹＯ〜ＡＹｊが前回と同じ先頭カラムアドレス
ｃａを指定する組み合わせで供給される。

マスクＲＯＭでは、チップイネーブル信号ＣＥがロウレ
ベルとされることで、シリアル出力サイクルＣｙ、２が
開始され、まずタイミング信号φａｂが一時的にハイレ
ベルとされる。また、このタイミング信号φａｂにやや
遅れてタイミング信号φｃｅがハイレベルとされ、さら
にタイミング信号φａｓ及びφｔｒｂが少しずつ遅れて
一時的にハイレベルとされる。

上述のサイクルｃｙ、ｉと同様に、タイミング信号φａ
ｂが一時的にハイレベルとされることで、Ｘアドレス信
号ＡＸＯ〜ＡＸｔ及びＹアドレス信ｑＡＹｏ〜ＡＹｊが
ロウアドレスバッファＲＡＤＢ及びカラムアドレスバッ
ファＣＡＤＢに取り込まれ０、相補内部アドレスランチ
３０〜ａｘｉ及びａｙＯ〜土ｙｊが形成される。また、
タイミング信号φｃｅがハイレベルとされることで、ロ
ウアドレスデコーダＲＤが動作状態とされワード線の選
択動作が開始されるとともに、カラムアドレスデコーダ
ＣＤが動作状態とされる。タイミング信号φａＳが一時
的にハイレベルとされることで、カラムアドレスデコー
ダＣＤのデコード結果がハイレベルの選択信号としてア
ドレスランチＡＬの対応するビットに取り込まれる。

ロウアドレスデコーダＲＤによりロウアドレスｒａ＋ｌ
に対応する１本のワード線がハイレベルの選択状態とさ
れることで、メモリアレイＭ−ＡＲＹの各データ線には
選択されたワード線に結合されるｎ個のメモリセルの記
憶データに従った読み出しデータが出力される。これら
の読み出しデータは、タイミング信号φｔｒｂが一時的
にハイレベルとされることで、もう一つのデータレジス
タＤＲＢに取り込まれ、１回目のシリアル出力動作が終
了するまで待ち合わせ状態となる。

・りまり、この実施例のマスクＲＯＭにおいて、データ
レジスタＤＲＡ及びＤＲＢは、タイミング制御回路ＴＣ
の制御によって交互に使用される。

このため、一方のデータレジスタを介して読み出しデー
タのシリアル出力動作が行われる間に、次のワード線を
選択状態とし、このワード線に結合されるｎ（固のメモ
リセルの記憶データを他方のデータレジスタに転送し、
取り込むことができる。

また、このシリアル出力サイクルは、前回のシリアル出
力動作が行われている比較的長い期間に任意のタイミン
グで実行することができる。

１回目のシリアル出力サイクルＣ７，１において読み出
された記憶データのシリアル出力動作が進行し、２４？
１１目の読み出しデータすなわちアドレスｒａ−ｃａ＋
２３に対応するメモリセルの読み出しデータ（ｒａ−ｃ
ａ＋２３）が出力されるとき、タイミング信号φＣの立
ち下がりエツジに同期してカウンタ回路ＣＴＲの出力信
号ｃ２３がハイレベルとなる。このカウンタ回路ＣＴＲ
の出力信号Ｃ２３がハイレベルとされることで、タイミ
ング信号φＣの立ち上がりエツジに同期してタイミング
信号φｐｓが一時的にハイレベルとされる。

また、これと同時に、内部制御信号ｓｌａがロウレベル
とされ代わって内部制御ＩＳ号ｓｌｂがハイレベルとさ
れる。これにより、データレジスタＤＲＨに取り込まれ
た読み出しデータのうち先頭カラムアドレスＣａに対応
するするメモリセルの読み出しデータ（ｒａ−１−１・
ｃａ）が、データセレクタＤＳＬから共通データ線ＣＤ
を介してデータ出カバソファＤＯＢに伝達され、さらに
データ出力端子ＤｏｕＬを介して外部に送出される。

以後、ポインタＰ　Ｎ　Ｔがタイミング信号φＣの立ち
上がりエツジに同期してシフトされ、これにともつなっ
てアドレスｒａ＋ｌ・ｃａ＋ｌないしｒａ＋１−ｃａ＋
２３に対応するメモリセルの記憶データ（ｒａ＋ｌ・ｃ
ａ＋１）ないしくｒａ＋１・ｃａ＋２３）が、データ出
カバソファＤＯＢからデータ出力端子Ｄｏｕｔを介して
順次外部に送出される。また、カウンタ回路ＣＴＲは、
初期値にクリアされ、再度タイミング信号φＣの立ち下
がりエツジに同期してシリアル出力される読み出しデー
タのビット数を計数する。

以下、ロウアドレスｒａ＋２ないしｒａ−１−７３につ
いて、同様なシリアル出力サイクルＣｙ、３〜Ｃｙ、２
４が繰り返し実行される。マスクＲＯＭでは、ロウアド
レスｒａ＋’ｌないしｒａ＋２３に対応するワード線が
順次選択状態とされ、これらのワード線に結合されるｎ
個のメモリセルの記憶データが、データレジスタＤＲＡ
及びＤＲＢに交互に転送される。また、これらの読み出
しデータは、引き続き出力イネーブル信号ＯＥがロウレ
ベルとされシリアルクロンク信号ＳＣが供給されること
によって、データ出力バンファＤＯＢからデータ出力端
子Ｄｏｕｔを介して順次シリアルに外部に送出される。

これにより、外部の装置は、２４回のシリアル出力サイ
クルを繰り返し実行することで、一つの文字パターンＣ
Ｐに関する５７６個のメモリセルの記憶データを高速に
読み出すことができる。

以上のように、この実施例のマスクＲＯＭは、２Ｍのデ
ータレジスタＤＲＡ及びＤＲＢとカウンタ回路ＣＴＲを
含むシリアル・アクセス・ボートを有し、ワード線単位
で読み出された記憶データを文字パターンのドツト数に
相当する２４ビット単位でシリアルに連続して出力する
機能を持つ。

このため、マスクＲＯＭのデータ読み出しレートは高速
化され、マスクＲＯＭを含むグラフィックシステム等の
処理能力が向上される。また、２組のデータレジスタを
交互に使用することで、シリアル出力サイクルの起動タ
イミング条件が緩やかとなり、マスクＲＯＭの外部に設
けられるメモリ制御装置の構成が簡略化されるものであ
る。

以上の本実施例に示されるように、この発明をマスクＲ
ＯＭ等の読み出し専用メモリに通用した場合、次のよう
な効果が得られる。すなわち、（１）マスクＲＯＭ等の
読み出し専用メモリに、それぞれのビットがデータ線に
対応され選択されたワード線に結合される複数のメモリ
セルの読み出しデータを保持するデータレジスタと、上
記データレジスタに保持された読み出しデータを外部か
ら供給されるシリアルクロック信号に従って順次シリア
ルに出力する直並列変換回路とを含むシリアル・アクセ
ス・ボートを設けることで、例えば文字パターンのよう
に複数カラムアドレスにわたって格納される複数の記憶
データを高速に読み出すことができるという効果が得ら
れる。

（２）上記データレジスタを複数組設け、これらのデー
タレジスタに読み出しデータを交互に転送することで、
一連の連続したシリアル出力サイクルを比較的長い期間
内に任意のタイミングで実行できるという効果が得られ
る。

（３）上記シリアル・アクセス・ボートに、それぞれの
ビットが上記データレジスタの各ビットに対応され指定
された先頭カラムアドレスに対応するビットにセットさ
れるシフト信号をシリアルクロック信号に従ってシフト
することで上記データレジスタの各ビットを順次選択状
態とするためのデータレジスタ選択信号を形成するポイ
ンタと、シリアル出力された読み出しデータのビット数
を計数するカウンタ回路を設けることで、任意のビット
数の読み出しデータを任意のカラムアドレスから順次出
力できるという効果が得られろ。

（４）上記（１）項〜（２）項により、マスクＲＯＭ等
の読み出し専用メモリのデータ読み出しレートを高速化
し、読み出し専用メモリを含むグラフィックシステム等
の処理能力を向上できるとともに、その構成を簡略化し
低コスト化を図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、この実施例で
は、シリアル出力される読み出しデータのビット数を２
４個に限定しているが、このビット数は２４以外の任意
の数としてもよいし、また終了カラムアドレスを入力す
ることによってシリアル出力動作を任意のカラムアドレ
スで終了できるようにしてもよい、また、さらにロウア
ドレスカウンタ回路を設けることによって、例えば第３
図のロウアドレスｒａのみを入力することで、ロウアド
レスｒａないしｒａ＋２３に対応する２４本のワード線
を自律的に順次選択できるようにしてもよい、第１図の
実施例では、データレジスタＤＲＡ又はＤＲＢを一つの
データセレクタＤＳＬによって選択的に共通データ線Ｃ
Ｄに接続しているが、データレジスタＤＲＡ及びＤＲＢ
に対してそれぞれ別個のデータセレクタ及び共通データ
線を設けてもよい。第１図のメモリアレイＭ−ＡＲＹは
、複数のメモリマットによって構成されるものであって
もよいし、シリアル・アクセス・ボートとは別途に、シ
リアル・アクセス・ボートと並行してビ・ノド単位のア
クセスを行うランダム・アクセス・ボートが設けられる
ものであっもよい、また、ポインタＰＮＴ、アドレスラ
ンチＡＬ及びカラムアドレスデコーダＣＤからなるカラ
ム系選択回路は、例えばカラムアドレスを計数するため
のパイナリイカウンタ回路とこれをデコードするアドレ
スデコーダによって構成されるものであってもよい。さ
らに、第１図に示されるマスクＲＯＭのブロック構成や
第２図に示される制御信号及びアドレス信号等の組み合
わせなど、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＮＭＯ５型のマスク
ＲＯＭに通用した場合について説明したが、それに限定
されるものではな（、例えばバイポーラ型のマスクＲＯ
Ｍやその他の各種読み出し専用メモリにも適用できる。

本発明は、少なくとも複数のカラムアドレスにわたって
格納される一連のデータを記憶する読み出し専用メモリ
及びこのような読み出し専用メモリを内蔵するディジタ
ル装置に広（摘要することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
、すなわち、読み出し専用メモリに、それぞれのビット
がデータ線に対応され選択されたワード線に結合される
複数のメモリセルの読み出しデータを保持する複数組の
データレジスタと、上記データレジスタに保持された読
み出しデータを外部から供給されるシリアルクロック信
号に従って順次シリアルに出力する直並列変換回路を含
むシリアル・アクセス・ポートを設けることで、読み出
し専用メモリのデータ読み出しレートを高速化し、読み
出し専用メモリを含むグラフィックシステム等の処理能
力を向上できるとともに、その構成を簡略化し低コスト
化を図ることができるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたマスクＲＯＭの一実施
例を示すブロック図 第２図は、第１図のマスクＲＯＭのシリアル出力モード
の一実施例を示すタイミング図、第３図は、第１図のマ
スクＲＯＭの文字パターンの一実施例を示す概念図であ
る。 Ｍ−ＡＲＹ・・・メモリアレイ、ＤＲＡ、ＤＲＢ・・・
データレジスタ、ＤＳＬ・・・データセレクタ、ＰＮＴ
・・・ポインタ、ＡＬ・・・アドレスランチ、ＣＤ・・
・カラムアドレスデコーダ、ＲＤ・・・ロウアドレスデ
コーダ、ＣＡＤＢ・・・カラムアドレスバッファ、ＲＡ
ＤＢ・・・ロウアドレスバッファ、ＣＴＲ・・・カウン
タ回路、ＤＯＢ・・・データ出力バッファ、ＴＣ・・・
タイミング制御回路。 ＲＯＭ・・・読み出し専用メモリ、ＣＰ・・・文字パタ
ーン。

Claims (1)

1. 【特許請求の範囲】 １、それぞれのビットがメモリアレイを構成する複数の
   データ線に対応して設けられ選択されたワード線に結合
   される複数のメモリセルの読み出しデータを保持するデ
   ータレジスタと、上記データレジスタに保持される読み
   出しデータを外部から供給されるシリアルクロック信号
   に従って順次シリアルに出力する直並列変換回路とを含
   むシリアル・アクセス・ポートを具備することを特徴と
   する読み出し専用メモリ。 ２、上記データレジスタは複数組設けられ、上記読み出
   し専用メモリは、上記複数組のデータレジスタの一つを
   介して読み出しデータのシリアル出力動作が行われる間
   に次のワード線を選択状態としこれに結合される複数の
   メモリセルの読み出しデータを他の一つのデータレジス
   タに対してパラレル転送しうることを特徴とする特許請
   求の範囲第１項記載の読み出し専用メモリ。 ３、上記直並列変換回路は、それぞれのビットが上記デ
   ータレジスタの各ビットに対応して設けられ指定される
   先頭カラムアドレスに対応するビットにセットされるシ
   フト信号を上記シリアルクロック信号に従ってシフトす
   ることで上記データレジスタの各ビットを順次選択する
   ためのデータレジスタ選択信号を形成するポインタと、
   シリアル出力される読み出しデータのビット数を計数し
   上記２組のデータレジスタを交互に選択状態とするため
   のデータレジスタ切り換え制御信号を形成するカウンタ
   回路とを含み、上記読み出し専用メモリは、任意のビッ
   ト数の読み出しデータを任意のカラムアドレスから順次
   出力しうることを特徴とする特許請求の範囲第１項又は
   第２項記載の読み出し専用メモリ。 ４、上記読み出し専用メモリは、マスクＲＯＭであるこ
   とを特徴とする特許請求の範囲第１項、第２項又は第３
   項記載の半導体記憶装置。