KR950004742B1 - 반도체 메모리용 시리얼 선택회로 및 그 작동방법 - Google Patents

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미쓰비시 뎅끼 가부시끼가이샤
시기 모리야
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Abstract

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Description

반도체 메모리용 시리얼 선택회로 및 그 작동방법
제1도는 이 발명의 한 실시예를 표시하는 시리얼 선택회로의 회로도.
제2도는 제1도에 표시한 시리얼 선택회로가 적용된 FIFO 메모리의 회로 블록도.
제3a도는 제2도에 표시한 2상 클록신호 발생기의 회로 블록도.
제3b도는 제3a도에 표시한 2상 클록신호 발생기의 동작을 설명하기 위한 타이밍도.
제4도는 제1도 및 제2도에 표시한 회로의 동작을 설명하기 위한 타이밍도.
제5도는 종래의 FIFO 메모리의 회로 블록도.
제6도는 제5도에 표시한 회로의 동작을 설명하기 위한 타이밍도.
제7도는 제5도에 표시한 행디코더의 회로도.
* 도면의 주요부분에 대한 부호의 설명
7a,7b : 활성화선 7c,7 : 불활성화선
19 : 2상 클록신호 발생기 20 : 시리얼 선택회로
F0 내지 F1023 : 플립플롭 W0 내지 W1023 : 워드선
[산업상의 이용분야]
이 발명은 일반으로 반도체 메모리를 위한 시리얼 선택회로에 관하여 특히 간단화된 회로구성을 갖은 시리얼 선택회로 및 그 작동방법에 관한 것이다.
[종래의 기술]
반도체 메모리에는 데이터를 스토어하기 위한 메모리셀에 미리 정해놓은 순서를 액세스 하는 요구가 가끔 있다. 즉, 퍼스트 인·퍼스트 아웃(이하「FIFO」라고 말하는) 기능을 갖은 FIFO 메모리, 라스트 인·퍼스트 아웃(LIFO) 기능을 갖은 LIFO 메모리, 시리얼 입력-패러렐 출력메모리 및 패러렐 입력-시리얼 출력 메모리 등에 있어서 액세스 되어야 할 메모리셀을 미리 정해진 순서에 따라서 지정할 필요가 있다. 이 발명은 미리 정해진 순서에 따라 액세스 되어야 할 메모리셀 행(또는 열)을 선택 가능한 시리얼 선택회로에 적용하는 것이 되지만 이하의 설명으로는 일예로 하여 FIFO 메모리에 있어서 시리얼 선택에 대하여 기재한다.
FIFO 메모리에서는 데이터가 써넣은 순으로 스토어 된 데이터가 메모리셀에서 읽어낸다.
즉, 스토어된 데이터중 가장 오래된 것으로부터 순차적으로 데이터가 읽어내어진다.
따라서 FIFO 메모리는 서로 달랐던 처리속도를 갖은 장치 또는 회로간에 데이터가 전송되는 경우에 있어 데이터를 일시적으로 유지하고 그리고 타이밍을 조정하는 목적으로 자주 이용된다.
제5도는 종래의 FIFO 메모리의 회로 블록도이다.
제5도를 참조하여 이 FIFO 메모리(2)는 1024행의 매트릭스 내에 배설된 4096개의 스태틱형 메모리셀 MC를 포함한다.
각 4개의 메모리셀 MC은 워드선 W0 내지 W1023을 통하여 행디코더 17에 각기 접속된다.
4개의 열을 구성하는 4개의 비트선대는 열 셀렉터(6)을 통하여 I/O선대 3에 접속된다.
이 FIFO 메모리(2)는 외부적으로 주어지는 클록신호 ψ에 의해 구동되는 2비트 카운터(4) 및 10비트 카운터(16)을 포함한다.
카운터(4)의 출력에 2비트의 출력신호 QA를 디코드 하는 디코더(5)가 접속된다.
디코더(5)는 신호 QA에 응답하여 4개의 비트선대 중의 1개를 선택하기 위한 선택신호 S0 내지 S3을 발생한다.
카운터(4)는 카운터 동작의 일순, 즉 카운터의 자리올림을 표시하는 자리올림 신호 RC0를 발생하고 그것을 10비트 카운터(16)에 준다.
카운터(16)는 자리올림 신호 RC0가 주어졌을 때의 클록신호 ψ에 응답하여 카운터 동작을 이른다.
그러므로 카운터(16)는 1024본의 워드선을 선택하기 위한 10비트의 카운터 신호 I0 내지 I9를 발생시켜 그것을 행디코더(17)에 준다.
행디코더(17)는 신호 I0 내지 I9를 디코드 하고 워드선 W0 내지 W1023중의 1본을 선택한다.
데이터 입력제어를 위한 입력제어회로(11), 데이터의 써넣기 제어를 위한 써넣기 제어회로(12) 및 데이터 출력제어를 위한 출력제어회로(13)는 I/O선대(3)에 접속된다.
입력제어회로(11)는 입력버퍼회로를 포함하고 있어 데이터 입력단자 Di에 접속된다.
출력제어회로(13)는 출력버퍼를 포함하고 있어 데이터 출력단자 Do에 접속된다.
써넣기 제어회로(12)는 외부적으로 주어지는 써넣기 제어신호를 받도록 접속된다.
제6도는 제5도에 표시한 FIFO 메모리(2)의 동작을 설명하기 위한 타이밍도이다.
제5도 및 제6도를 참조하여 다음의 동작에 대하여 설명한다.
외부적으로 주어졌던 클록신호 ψ에 응답하여 2비트 카운터 4가 카운터 동작을 이르고 2비트의 카운터 신호 QA를 발생한다.
디코더(5)는 신호 QA에 응답하여 4개의 비트선대 중의 1개를 선택하기 위한 신호 S0내지 S3를 발생한다.
즉, 카운터(4)에서 발생된 신호 QA가 (0)H인때 신호 S0만이 높은 레벨로 된다.
그러므로 열「0」상의 비트선대에 접속된 메모리셀은 선택된다.
같은 모양으로 신호 QA는 (1)H인때 신호 S1만이 높은 레벨로 된다.
그러므로 열 「1」이 선택된다.
신호 QA가 (2)H인때 신호 S2만이 높은 레벨로 된다.
열 「2」가 선택된다.
그위에 신호 QA가 (3)H인때 신호 S3만이 높은 레벨로 된다.
그러므로 열 「3」이 선택된다.
2비트 카운터(4)는 (3)H의 신호 QA를 출력할 때 높은 레벨의 자리올림 신호 RC0를 발생한다.
10비트 카운터(16)는 신호 RC0가 높은 레벨인때 클록신호 ψ에 응답하여 카운트 동작을 이른다.
카운터에 의하여 얻어지는 10비트의 출력신호 I0 내지 I9에 응답하여 행디코더(17)가 워드선 W0 내지 W1023중의 1본만을 높은 레벨로 유지한다.
예를들면 행디코더(17)는 카운터(16)에서 발생된 (0)H의 출력데이터 I0 내지 I9에 응답하여 워드선 W0만을 높은 레벨로 유지한다.
그 결과 워드선 W0에 접속된 4개의 메모리셀 중 열 「0」상의 메모리셀이 지정되게 된다.
워드선 W0가 높은 레벨의 기간에 있어서 타의 열 「1」,「2」및「3」이 순차 선택된다.
즉, 디코더(5)가 신호 QA에 응답하여 높은 레벨의 신호 S1 내지 S3를 순차 출력한다.
그 결과 워드선 W0이 높은 레벨의 기간 즉, 행 「0」이 선택되어 있는 기간에 있어서 행 「0」상의 4개의 메모리셀의 순차 선택되게 된다.
카운터(4)가 자리올림 신호 RC0를 카운터(16)에 주어지면 카운터(16)는 워드선 W1을 선택하기 위한 출력데이터 I0 내지 I9를 행디코더(17)에 준다.
그러므로 행디코더(17)는 워드선 W1만을 높은 레벨로 유지한다.
열디코더(5)는 카운터(4)에서 발생되었던 신호 QA에 응답하여 높은 레벨의 출력신호 S0 내지 S3을 순차 발생한다.
그러므로 워드선 W1이 높은 레벨의 기간 즉 행 「1」이 선택되어 있는 기간에 있어서 4개의 열이 순차 선택하게 한다.
상기의 동작을 1024본의 모든 워드선 W0 내지 W1023에 관하여 반복하는 것에 따라 4096개의 메모리셀에 미리 정해진 순서로 액세스 하는 것이 가능하게 된다.
미리 정해진 순서란 즉, 액세스 된 (행, 열)순서가 다음과 같이 된다.
(0,0), (0,1), (0,2), (0,3), (1,0), (1,1),(1,2), (1,3), (2,0)……(1023,2), (1023,3) 즉, 써넣기 동작에 있어서 데이터 입력단자 Din에 주어진 데이터가 이 순서로 메모리셀 MC에 써넣어진다.
다른 방향, 읽어내는 동작에 있어서 메모리셀 MC내에 써넣었던 데이터는 이 순서로 데이터 출력단자 Do를 통하여 읽어내게 된다.
제7도는, 제5도에 표시한 행디코더(17)의 예를 표시하는 회로도이다.
제7도를 참조하여 이 행디코더(17)는 10비트 카운터(16)에서 발생된 데이터 I0 내지 I9 및 그들의 반전된 데이터를 받도록 접속된 NAND 게이트를 포함한다.
동작에 있어서 예컨대 10비트 카운터(16)가 데이터(0)H를 발생할 때 워드선 W0만이 높은 레벨로 유지된다.
다음에 카운터(16)가 인크러먼트 되어 데이터(1)H가 발생되었을때 워드선 W1만이 높은 레벨로 유지된다.
같은 모양의 동작이 반복되는 데이터 (3FF)H가 발생되었을 때 워드선 W1023만이 높은 레벨로 유지된다.
그 결과 이 행디코더(17)에 의해 모든 워드선 W0 내지 W1023을 순차 높은 레벨로 유지하게 된다.
[발명이 해결하려고 하는 과제]
상기와 같이 종래의 FIFO 메모리(2)에는 행디코더(17)를 구성하는데 수많은 NAND 게이트를 필요로 한다.
이것은 행디코더(17)를 구성하기 위한 회로가 복잡하여 또한 회로의 반도체칩 상의 점유면적이 증가되는 것을 의미한다.
이것에 가하여 2비트 카운터(4) 및 10비트 카운터(16)는 필요함으로 이것의 카운터를 구성하기 위한 회로의 점유면적도 증가되어 있다.
이 발명은 상기와 같은 과제를 해결하기 위하여 이루어진 것으로 반도체 메모리를 위한 시리얼 선택회로에 있어서 회로구성을 간단화 하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
이 발명에 관계되는 반도체 메모리를 위한 시리얼 선택회로는 각각 메모리셀에 접속되어 액세스 되어야 하는 메모리셀을 선택하는 복수의 선택선과 각 선택선의 상태를 각각 유지하는 복수의 상태유지수단과 외부적으로 주어진 클록신호에 응답하여 복수의 상태유지수단을 순차로 활성화시키는 순차 활성화수단과 후단의 상태유지수단의 활성화에 응답하여 전단의 상태유지수단을 비활성화시키는 비활성화수단과를 포함한다.
[작용]
이 발명에 있어 반도체 메모리를 위한 시리얼 선택회로는 종래의 계수단이나 디코드수단등을 필요로 하지 않으므로 복수의 선택선을 순차로 선택하기 위한 회로구성이 간단화 된다.
[발명의 실시예]
제2도는 이 발명의 한 실시예를 표시하는 FIFO 메모리(1)의 회로 블록도이다.
제2도를 참조하여 제5도에 표시한 종래의 FIFO 메모리(2)와 비교하면 이하의 점이 다르다.
행디코더(17)에 대신하여 시리얼 선택회로(20)가 설치되어 있다. 시리얼 선택회로(20)는 선택선으로 기능하는 1024본의 워드선 W0 내지 W1023중의 1본을 순차로 높은 레벨로 유지한다.
이것에 가하여 외부적으로 주어지는 클록신호 ψ에 응답하여 2상의 논 오버랩 클록신호 ψ1 및 ψ2를 발생하는 2상 클록신호 발생기(19)가 설치된다.
2상 클록신호 발생기(19)에 의해 발생된 논 오버랩 클록신호 ψ1 및 ψ2는 시리얼 선택회로(20)에 공급된다.
그위에 시리얼 선택회로(20)의 초기상태를 제어하기 위한 초기설정 신호 RD및 개시신호 St는 외부단자를 통하여 외부에서 시리얼 선택회로(20)에 주어진다.
타의 회로구성에 관해서는 제7도에 표시한 종래의 것과 같으므로 설명이 생략된다.
제2도에 표시한 시리얼 선택회로(20)의 상세는 제1도에 표시된다.
제1도를 참조하여 이 시리얼 선택회로(20)는 각 워드선 W0 내지 W1023에 각기 접속된 1024개의 플립플롭(래치회로) F0 내지 F1023을 포함한 각 플립플롭 F0 내지 F1023은 크로스 접속된 2개의 인버터에 의하여 구성된다.
상태유지수단으로 기능하는 각 플립플롭 F0 내지 F1023에 의하여 각 워드선 W0 내지 W1023의 상태가 유지된다.
각 플립플롭 F0 내지 F1023의 제1의 입출력에 각 플립플롭을 활성화(세트)하기 위한 활성화수단인 활성화선(세트선) (7a 및 7b)가 접속된다.
각 플립플롭 F0 내지 F1023의 제2의 입출력에 각 플립플롭을 비활성화(리세트)시키기 위한 비활성화수단인 비활성화선(리세트선) (7c 및 7d)가 접속된다.
활성화선(7a)는 액세스 게이트 NMOS 트랜지스터(240, 242,…)를 통하여 우수번째의 플립플롭(F0, F2, …)에 접속된다.
활성화선(7b)는 액세스 게이트 NMOS 트랜지스터(241,…)를 통하여 기수번째의 플립플롭(F1…F1023)에 접속된다.
비활성화선(7c)는 액세스 게이트 NMOS 트랜지스터(251…)를 통하여 기수번째의 플립플롭(F1…F1023)에 접속된다.
활성화선(7d)는 액세스 게이트 NMOS 트랜지스터(250, 252)를 통하여 우수번째의 플립플롭(F0, F2…)에 접속된다.
워드선 W0는 플립플롭(F0)의 제2의 입출력에 접속되어 역시 트랜지스터(241 및 250)의 게이트에 접속된다.
워드선 W1은 플립플롭(F1)의 제2의 입출력에 접속되어 역시 트랜지스터(242 및 251)의 게이트에 접속된다.
이하 같은 모양으로 하여 1024본의 워드선 W0 내지 W1023이 접속된다.
역시 트랜지스터(240)는 게이트가 외부적으로 주어지는 개시신호 St를 받도록 접속된다.
활성화선(7a)을 구동하기 위한 NMOS 트랜지스터(29a)가 활성화선(7a)와 접지와의 사이에 접속된다.
같은 모양으로 활성화선(7b)를 구동하기 위한 NMOS 트랜지스터(29b)는 활성화선(7b)와 접지와의 사이에 접속된다.
트랜지스터(29a 및 29b)는 각 게이트는 2상의 논 오버랩 클록신호 ψ1 및 ψ2를 받도록 각기 접속된다.
논 오버랩 클록신호 ψ1 및 ψ2는 지연소자(31b 및 31a)를 통하여 OR 게이트(32b 및 32a)에 각기 주어진다.
OR 게이트(32a 및 32b)는 각기 제2의 입력이 외부적으로 주어지는 초기설정 신호 RD를 받도록 접속된다.
비활성화선(7c)를 구동하기 위한 NMOS 트랜지스터 29c는 비활성화선(7c)와 접지와의 사이에 접속된다.
같이 비활성화선(7d)을 구동하기 위한 NMOS 트랜지스터(29d)는 비활성화선(7d)와 접지와의 사이에 접속된다.
트랜지스터(29c)는 게이트가 OR 게이트(32b)의 출력에 접속된다.
트랜지스터(29d)는 게이트가 OR 게이트(32a)의 출력에 접속된다.
역시 스태틱형 메모리셀 MC의 회로구성의 한예가 제1도에 표시되어 있다.
제2도에 표시한 2상 클록신호 발생기(19)의 한예가 제3a도에 표시된다.
제3a도를 참조하여 이것 2상 클록신호 발생기(19)는 신호 ψ 및 RC0를 받아서 또한 클록신호 ψ를 발생하는 AND 게이트(190)와 클록신호 ψ에 응답하여 타글동작을 이르는 T플립플롭(191)와 클록신호 ψ를 지연시키는 지연소자(192)와 T플립플롭(191)의 출력에 접속되는 2개의 AND 게이트(193 및 194)를 포함한다.
AND 게이트(193)는 제1의 입력이 T플립플롭(191)의 비반전 출력 Q에 접속되어 제2의 입력이 지연소자(192)에 의하여 지연된 클록신호 ψ를 받도록 접속된다.
AND 게이트(194)는 제1의 입력이 T플립플롭(191)의 반전 출력 Q에 접속되어 제2의 지연된 클록신호 ψ를 받도록 접속된다.
AND 게이트(193 및 194)을 통하여 2상의 논 오버랩 클록신호 ψ1 및 ψ2가 발생된다.
제3a도에 표시한 2상 클록신호 발생기(19)의 동작은 제3b도에 표시한 타이밍도를 참조하는 것에 의해 이해될 것이다.
제4도를 참조하여 제1도 및 제2도에 표시한 FIFO 메모리(1)의 동작에 관하여 이하에 설명한다.
먼저 높은 레벨의 초기설정 신호 RD가 주어짐으로써 트랜지스터(29c 및 29d)가 온한다.
그러므로 모든 워드선 W0 내지 W1023이 낮은 레벨로 유지된다.
즉, 워드선 W0 내지 W1023중 만일 높은 레벨의 전위를 갖은 워드선이 존재한다면 액세스 게이트 트랜지스터(예컨대 트랜지스터 250,251)가 온하므로 그 트랜지스터에 접속된 워드선은 액세스 게이트 트랜지스터 및 트랜지스터(29c 및/또는 29d)를 통하여 방전된다.
그결과, 모든 플립플롭 F0 내지 F1023이 리세트되어 모든 워드선 W0 내지 W1023이 낮은 레벨에 유지된다.
다음에 외부에서 높은 레벨의 스타트 신호 St가 주어져 이것과 동시에 클록신호 ψ1의 최초의 펄스가 주어진다.
따라서 트랜지스터(240 및 29a)가 온함으로 플립플롭 F0는 반전된다.
그결과 워드선 W0만이 높은 레벨에 유지된다.
플립플롭 F0의 반전에 응답하여 높은 레벨의 신호가 트랜지스터(241)의 게이트에 주어진다.
클록신호 ψ2의 최초의 펄스가 주어지므로 트랜지스터 29b가 온한다.
트랜지스터(241 및 29b)의 온에 응답하여 플립플롭 F1이 반전된다.
그러므로 워드선 W1이 높은 레벨에 유지된다.
한쪽 클록신호 ψ2의 최초의 펄스는 지연소자(31a)에 의하여 지연되어 지연된 클록신호 ψ2의 최초의 펄스는 OR 게이트(32a)를 통하여 트랜지스터 29d의 게이트에 주어진다.
트랜지스터 29d가 온함으로써 높은 레벨의 워드선 W0이 낮은 레벨로 된다.
즉, 플립플롭 F0는 반전되어 리세트 상태로 된다.
플립플롭 F0의 리세트에 응답하여 트랜지스터(241)가 오프함으로, 플립플롭 F1의 세트상태가 유지된다.
이하 같게하여, 클록신호 ψ1의 제2번째의 펄스에 응답하여 플립플롭 F2이 세트되어 역시 플립플롭 F1이 리세트된다.
클록신호 ψ2의 제2번째의 펄스에 응답하여 플립플롭 F3이 세트되어 역시 플립플롭 F2이 리세트 된다.
상기와 같은 동작이 반복되는 것에 의해 모든 워드선 W0 내지 W1023이 순차로 높은 레벨로 유지된다.
즉, 워드선 W0 내지 W1023을 미리 정해진 순서로 순차적으로 선택할 수가 있다.
제5도에 표시한 종래의 FIFO 메모리(2)의 경우와 같이 각 워드선 W0 내지 W1023의 높은 레벨의 기간에 있어서 열디코더(5)에 의해 지정된 4개의 메모리셀이 순차 선택된다.
즉, 제4도에 표시함과 같이 1개의 행이 선택되어 있는 사이에 있어서 4개의 열이 순차 선택된다.
제1도에 표시한 시리얼 선택회로의 회로구성과 제7도에 표시한 행디코더(17)의 회로구성과를 비교하는 것에 의하여 알 수 있도록 각 워드선 W0 내지 W1023을 선택하는데 필요한 회로구성이 시리얼 선택회로(20)에는 극히 간단화 되어 있다.
즉, 제7도에 표시한 행디코더(17)에는 1개의 워드선을 선택하는데 4개의 NAND 게이트가 필요하였다.
다른방향, 제1도에 표시한 시리얼 선택회로(20)에는 1개의 워드선을 선택하는데 플립플롭을 구성하는 2개의 인버터와 2개의 액세스 게이트 트랜지스터로서 족하다.
워드선을 순차로 선택하기 위하여 회로구성이 대폭으로 간단화 됨에 따라 그 회로의 반도체 칩상의 점유 면적도 대폭으로 감소되었다.
이것에 가하여 제2도에 표시한 FIFO 메모리(1)에서는 제5도에 표시한 종래의 FIFO 메모리(2)에 있어서 필요하였던 10비트 카운터(16)가 필요하지 않았다.
10비트 카운터로 대신하여 2상 클록신호 발생기(19)가 필요로 되어 있지만 이 회로구성은 10비트 카운터와 비교하여 극히 간단한 것이다.
그러므로 10비트 카운터가 필요하지 않은 것에서 보아도 FIFO 메모리의 점유면적이 감소되는 것이 지적된다.
제2도에 표시한 FIFO 메모리(1)에는 워드선의 선택에만이 시리얼 선택회로(20)가 적용되었지만 열선택을 위한 열디코더(5)에 대신하여 유사한 회로구성을 갖은 시리얼 선택회로를 사용하는 것도 가능하다.
이 경우에 있어서도 열선택을 위한 회로구성이 열디코더(5)보다 간단화 된다.
제2도에 표시한 실시예에는 FIFO 메모리(1)에 이 발명에 관계되는 시리얼 선택회로(20)가 적용되었지만 시리얼 액세스를 요하는 타의 메모리에 이 시리얼 선택회로를 적용하는 것이 가능하다.
즉, FIFO 메모리나 LIFO 메모리 등의 패러렐 입력-패러렐 출력형 메모리만이 아니라 본원 발명에 관계되는 시리얼 선택회로는 시리얼 입력-패러렐 출력형 메모리나 패러렐 입력-시리얼 출력형 메모리 등에 있어서도 적용 가능하다.
더한층 제2도에 표시한 FIFO 메모리(1)은 1024행 4열의 메모리셀을 가지고 있었지만 더한층 큰 메모리 용량을 갖은 반도체 메모리에 이 시리얼 선택회로를 적용하는 것도 된다.
반도체 메모리의 메모리 용량이 증가하는데 따라 액세스 되어야 하는 메모리셀에 접촉된 선택선(예를들면 워드선)이 증가됨으로 이 시리얼 선택회로를 적용하는 것에 의한 회로의 간단화 및 점유면적의 감소의 효과가 증대한다.
또, 제2도에 표시함과 같은 싱글포트를 갖은 반도체 메모리만이 아니라 듀얼포트를 갖은 반도체 메모리에 대하여도 이 발명에 관계된 시리얼 선택회로를 적용되는 것이 지적된다.
[발명의 효과]
이상과 같이 이 발명에 의하면 메모리셀에 접속된 복수의 선택선의 상태를 각기 유지하는 복수의 상태유지수단을 순차로 활성화하는 순차 활성화수단과 순차로 비활성화 시키는 비활성화수단과를 설치하였으므로 선택선을 순차 선택하는데 필요한 회로구성이 간단화된 반도체 메모리를 위한 시리얼 선택회로가 얻어진다.

Claims (14)

  1. 메모리셀에 각각 접속되어 있되, 액세스될 메모리셀을 선택하는 복수의 선택선과; 상기 복수의 선택선의 각각의 상태를 각각 유지하는 복수의 상태유지수단과; 외부에서 인가된 클록신호에 응답하여서 상기 복수의 상태유지수단을 순차적으로 활성화하는 활성화수단 및; 후단에 있는 상기 상태유지수단의 활성화에 응답하여서 전단에 있는 상기 상태유지수단을 비활성화하는 비활성화수단을 포함하는 반도체 메모리용 시리얼 선택회로.
  2. 제1항에 있어서, 상기 순차적 활성화수단은, 상기 외부에서 인가된 클록신호에 응답하여서 상기 복수의 상태유지수단을 활성화하는 활성화전위를 발생하는 수단과; 전단에 있는 상기 상태유지수단의 활성화에 응답하여서 후단에 있는 상기 상태유지수단으로 상기 활성화전위를 인가하는 활성화전위인가수단을 포함하는 반도체 메모리용 시리얼 선택회로.
  3. 제1항에 있어서, 상기 비활성화수단은, 상기 외부에서 인가된 클록신호를 지연하는 지연수단과; 상기 지연수단에 의해 지연된 상기 클록신호에 응답하여서 상기 복수의 상태유지수단을 비활성화하는 비활성화전위를 발생하는 수단 및; 후단에 있는 상기 상태유지수단의 활성화에 응답하여서 상기 전단에 있는 상기 상태유지수단으로 비활성화전위를 인가하는 비활성화전위인가수단을 포함하는 반도체 메모리용 시리얼 선택회로.
  4. 제1항에 있어서, 상기 각각의 상태유지수단은 상기 각각의 선택선에 접속되어 있고, 그리고 상기 선택선의 전위를 유지하는 플립플롭수단을 포함하는 반도체 메모리용 시리얼 선택회로.
  5. 제4항에 있어서, 상기 수단은 상기 각각의 선택선에 접속된 2개의 크로스-접속된 인버터수단을 포함하는 반도체 메모리용 시리얼 선택회로.
  6. 제1항에 있어서, 상기 복수의 선택선은 메모리셀에 각각 접속된 복수의 워드선을 포함하는 반도체 메모리용 시리얼 선택회로.
  7. 메모리셀에 각각 접속되어 있되, 액세스될 메모리셀을 선택하는 복수의 선택선과; 상기 복수의 선택선의 각각의 상태를 각각 유지하는 복수의 상태유지수단과; 외부에서 인가된 클록신호에 응답하여서 상기 복수의 상태유지수단을 순차적으로 활성화하는 활성화수단 및; 후단에 있는 상기 상태유지수단의 활성화에 응답하여서 전단에 있는 상기 상태유지수단을 비활성화하는 비활성화수단을 포함하되, 상기 순차적인 활성화수단은, 상기 외부에서 인가된 클록신호에 응답하여서 상기 복수의 상태유지수단중 홀수번째의 것을 활성화하는 제1활성화신호를 발생하는 수단과; 상기 외부에서 인가된 클록신호에 응답하여서 상기 복수의 상태유지수단중 짝수번째의 것을 활성화하는 제2활성화신호를 발생하되, 상기 제1 및 제2활성화신호가 서로 상이한 타이밍에서 발생되는 수단과; 전단에 그리고 짝수번째에 있는 상기 상태유지수단의 활성화에 응답하여서, 후단의 홀수번째에 있는 상기 상태유지수단으로 상기 제1활성화신호를 인가하되, 상기 후단의 홀수번째에 있는 상기 상태유지수단이 상기 인가된 제1활성화신호에 응답하여서 활성화되는 수단 및; 전단에 그리고 홀수번째에 있는 상기 상태유지수단의 활성화에 응답하여서, 상기 후단의 짝수번째에 있는 상기 상태유지수단으로 상기 제2활성화신호를 인가하되, 상기 후단의 짝수번째에 있는 상기 상태유지수단이 상기 인가된 제2활성화신호에 응답하여 활성화되는 수단을 포함하는 반도체 메모리용 시리얼 선택회로.
  8. 메모리셀에 각각 접속되어 있되, 액세스될 메모리셀을 선택하는 복수의 선택선과; 상기 복수의 선택선의 각각의 상태를 각각 유지하는 복수의 상태유지수단과; 외부에서 인가된 클록신호에 응답하여서 상기 복수의 상태유지수단을 순차적으로 활성화하는 활성화수단 및; 후단에 있는 상기 상태유지수단의 활성화에 응답하여서 전단에 있는 상기 상태유지수단을 비활성화하는 비활성화수단을 포함하되, 상기 순차적인 활성화수단은, 상기 외부에서 인가된 클록신호에 응답하여서 상기 복수의 상태유지수단중 홀수번째의 것을 비활성화하는 제1비활성화신호를 발생하는 수단과; 상기 외부에서 인가된 클록신호에 응답하여서 상기 복수의 상태유지수단중 짝수번째의 것을 비활성화하는 제2비활성화신호를 발생하되, 상기 제1 및 제2비활성화신호가 서로 상이한 타이밍에서 발생되는 수단과; 후단에 그리고 짝수번째에 있는 상기 상태유지수단의 활성화에 응답하여서, 전단의 홀수번째에 있는 상기 상태유지수단으로 상기 제1비활성화신호를 인가하되, 상기 전단의 홀수번째에 있는 상기 상태유지수단이 상기 인가된 제1비활성화신호에 응답하여서 비활성화되는 수단 및; 후단에 그리고 홀수번째에 있는 상기 상태유지수단의 활성화에 응답하여서, 상기 전단의 짝수번째에 있는 상기 상태유지수단으로 상기 제2비활성화신호를 인가하되, 상기 전단의 짝수번째에 있는 상기 상태유지수단이 상기 인가된 제2비활성화신호에 응답하여 비활성화되는 수단을 포함하는 반도체 메모리용 시리얼 선택회로.
  9. 메모리셀에 각각 접속되어 있되, 액세스될 메모리셀을 선택하는 제1 및 제2선택선과; 상기 제1 및 제2선택선의 각각의 상태를 각각 유지하는 제1 및 제2 상태유지수단과; 외부에서 인가된 클록신호에 응답하여서 상기 제1 및 제2상태유지수단을 순차적으로 활성화하는 순차활성화수단 및; 상기 제2상태유지수단의 활성화에 응답하여서 상기 제1상태유지수단을 비활성화하는 비활성화수단을 포함하는 반도체 메모리용 시리얼 선택회로.
  10. 복수의 신호선을 순차적으로 선택하는 시리얼 선택회로에 있어서, 상기 복수의 신호선의 각각에 각각 접속되어 있되, 각각의 신호선의 상태를 유지하는 복수의 상태유지수단과; 외부에서 인가된 클록신호에 응답하여서 상기 복수의 상태유지수단을 순차적으로 활성화하는순차활성화수단 및; 후단에 있는 상기 상태유지수단의 활성화에 응답하여 연속되는 상기 상태유지수단을 비활성화하는 비활성화수단을 포함하는 것을 특징으로 하는 시리얼 선택회로.
  11. 메모리셀에 각각 접속되어 있되, 액세스될 메모리셀을 선택하는 복수의 선택선 및 상기 복수의 선택선의 각각의 상태를 각각 유지하는 복수의 상태유지수단을 포함하는 반도체 메모리장치에 있는 시리얼 선택회로의 작동방법에 있어서, 외부에서 인가된 클록신호에 응답하여서 상기 복수의 상태유지수단을 순차적으로 활성화하는 단계와; 후단에 있는 상기 상태유지수단의 활성화에 응답하여서 전단의 상태유지수단을 비활성화하는 단계를 포함하는 것을 특징으로 하는 시리얼 선택회로의 작동방법.
  12. 제11항에 있어서, 상기 복수의 상태유지수단을 순차적으로 활성화하는 단계는, 상기 외부에서 인가된 클록신호에 응답하여서 상기 복수의 상태유지수단을 활성화하는 활성화전위를 발생하는 단계 및 전단에 있는 상기 상태유지수단의 활성화에 응답하여서 후단에 있는 상기 상태유지수단으로 상기 활성화전위를 인가하는 단계를 포함하는 것을 특징으로 하는 시리얼 선택회로의 작동방법.
  13. 제11항에 있어서, 전단에 있는 상기 상태유지수단을 비활성화하는 단계는, 상기 외부에서 인가된 클록신호를 지연하는 단계와; 그 지연된 클록신호에 응답하여서 상기 복수의 상태유지수단을 비활성화하는 비활성화전위를 발생하는 단계 및; 후단에 있는 상기 상태유지수단의 활성화에 응답하여서 전단에 있는 상기 상태유지수단으로 상기 비활성화전위를 인가하는 단계를 포함하는 것을 특징으로 하는 시리얼 선택회로의 작동 방법.
  14. 복수의 메모리셀을 순차적으로 선택할수 있는 반도체 메모리장치에 있어서, 상기 복수의 메모리셀에 각각 접속되어 있되, 접속된 메모리셀을 선택하는 복수의 선택선과; 상기 복수의 선택선에 각각 접속되어 있는 복수의 플립플롭수단과; 외부에서 인가된 클록신호를 입력하는 플립플롭수단과; 상기 복수의 플립플롭수단에 각각 접속되어 있고, 그리고 전단에 있는 인접한 플립플롭수단으로부터 발생된 출력신호와 상기 외부에서 인가된 클록신호에 응답하여서 그에 연속되는 상기 플립플롭수단을 순차적으로 세트하는 세트수단과; 상기 외부에서 인가된 클록신호를 지연하는 지연수단 및; 상기 복수의 플립플롭수단에 각각 접속되어 있되, 그리고 상기 지연된 클록신호에 응답하여서 상기 세트수단에 의해서 세트된 상기 플립플롭수단을 리세트하는 리세트수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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