JPH0249297A

JPH0249297A - 記憶装置

Info

Publication number: JPH0249297A
Application number: JP63200781A
Authority: JP
Inventors: Setsushi Kamuro; 節史禿
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-08-10
Filing date: 1988-08-10
Publication date: 1990-02-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は記憶装置に関し、特に、シリアルデータを扱う
分野において用いられる記憶装置に関する。

（従来の技術）従来の記憶装置の一例として、典型的な読み出し専用メ
モリ（ＲＯＭ　）の概略ブロック図を第６図に示す。こ
のＲＯＭは多数のメモリセルを含むＲＯＭセル部６１１
行アドレスデコーダ６２５列アドレスデコーダ／センス
アンプ部６３．及びアドレスバッファ６５を備えている
。ＲＯＭセル部６１は複数の行及び複数の列を有してお
り、ＲＯＭ、セル部６１内のメモリセルは行と列とを指
定することによって特定される。行アドレスデコーダ６
２は、アドレスバッファ６５に入力されるアドレスへ〇
〜へ〇の一部分をデコードし、該アドレスによって指定
されている行を選択する。選択された行のデータはデー
タバス６４上に読み出される。列アドレスデコーダ／セ
ンスアンプ部６３は、アドレスへ。〜Ａ、、の残りの部
分をデコードし、読み出されたデータの中から該アドレ
スによって指定されている列のデータを選択。

増幅し、データ出力線り。−Ｄ、に出力する。

第７図に、　ＲＯＭ内蔵型マイクロコンピュータに内蔵
されているＲＯＭの一例の概略ブロック図を示す。この
ようなＲＯＭは通常、プログラムを格納するために用い
られる。第７図のＲＯＭの基本的構成は第６図に示した
ＲＯＭのそれと同様であるが、アドレスバッファは省略
されており１行アドレスデコーダ６２及び列アドレスデ
コーダ／センスアンプ部６３にはプログラムカウンタ６
６からアドレスが直接与えられる。

上で説明したＲＯＭに代表される従来の記憶装置は、詳
しくは、外部からアドレスを与えることによってメモリ
セル部（ＲＯＭセル部６１）内の任意の位置に記憶され
ているデータを任意の時点で取り出すことができるラン
ダムアクセス型の記憶装置ということができる。

（発明が解決しようとする課題）このような記憶装置は様々なタイプのデータの記憶に用
いられるが、データの中には音楽や音声等の本質的にシ
リアルなデータも存在する。このようなデータを記憶す
る記憶装置においては、データはシリアルに読み出すこ
とができればよくランダムアクセスの機能は必要でない
。従来の記憶装置は、ランダムアクセスを実現するため
に行アドレスデコーダや列アドレスデコーダを備えてお
り、そのために回路構成が複雑になっている。

従って、従来の記憶装置は、シリアルデータを扱うとい
う用途では高価でありかつチップ面積も大きいという欠
点を有していた。

第８図は、第６図に示した従来のＲＯＭにおける行アド
レスデコーダ６２のＣＭＯＳ構成による回路例の一部を
示している。この回路は、　　ｎ−ＭＯＳ　）ランジス
タロ２１゜〜６２１ｊ及び叶ＭＯＳトランジスタ６２２
゜〜６２２．で構成されるＮＡＮＤ回路と２行選択バッ
ファ回路（インバータ）６２０とを有している。ｎ−Ｍ
ＯＳトランジスタ６２１□　（１＝０＋・・・、ｊ）及
びｐ−ＭＯＳ　　）ランジスタロ２２□（ｉ＝ｏ、・・
・、ｊ）のゲートには、アドレス＾、又はπが印加され
る。ｎ−ＭＯＳ　）ランジスタロ２１゜〜６２１．の全
てのゲート電圧が「１」になると１行選沢信号札が１に
なり、ｈ番目の行が選択される。第８図から分かるよう
に２行アドレスデコーダ６２においてＲＯＭセル部６１
の１行に付き必要なトランジスタ数は２（ｊ＋１）とな
る。即ち、アドレスのビット数が増加すると１行当りに
必要なトランジスタ数はそれに比例して増大する。行ア
ドレスデコーダの構成は他のタイプの記憶装置において
も同様である。このように、従来の記憶装置では、集積
度が高まるに従ってランダムアクセスを実現するための
回路が一層複雑になる。

本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、ランダムアクセス機能は有し
ないが、製造コスト及びチップ面積が小さく、シリアル
データを扱う分野に適した記憶装置を提供することにあ
る。

（課題を解決するための手段）本発明の記憶装置は、複数の行および複数の列を有する
メモリセル部と、シフト動作することによって該メモリ
セル部の行および列のいずれか一方を所定の順序で逐次
選択する選択手段とを備えており、そのことにより上記
目的が達成される。

（実施例）以下に本発明を実施例について説明する。

本発明の一実施例であるＲＯＭの概略ブロック図を第１
図に示す。このＲＯＭは、　ＲＯＭセル部１１行選択シ
フト回路２及び列選択回路／センスアンプ部３を備えて
いる。ＲＯＭセル部１は従来のＲＯＭ　（第６図）のＲ
ＯＭセル部６１と同様である。行選択シフト回路２は、
シフト動作を行うことによってＲＯＭセル部１の行を所
定の順序で逐次選択する。本実施例では行選択シフト回
路２のシフト動作は後に詳述するように外部から入力さ
れる制御信号に基づいて行われる。ＲＯＭセル部１の選
択された行のデータはデータ線の集まりであるデータバ
ス４上に読み出され２列選択回路／センスアンプ部３へ
転送される。列選択回路／センスアンプ部３は転送され
たデータの中から外部へ出力すべき列のデータを選択、
増幅し、データ出力線Ｄ０〜Ｄ、に出力する。

行選択シフト回路２は、シフトレジスタ、電荷転送素子
等のデータをシフトする機能を有するデバイスを利用し
て実現することができる。シフトレジスタを用いた行選
択シフト回路２の実施例を第２図に示す。この行選択シ
フト回路２の中心をなすのは、ｎ個のシフトレジスタＳ
ｔ？、〜ＳＲ，ｌが直列に接続されて構成されている回
路である。ここでｎはＲＯＭセル部１の行の総数である
。各シフトレジスタの出力データ５Ｄｔ（ｉ・１〜ｎ）
はバッファ回路２５．を介してＲＯＭセル部１の行選択
線（又はワード線）−３へ出力される。行選択線が「１
」になった行が選択される。シフトレジスタＳＲ，〜Ｓ
Ｒ。

は全て同一の構成を有している。例えばシフトレジスタ
ＳＲＩ　は、２個のインバータ１１Ｌ１１２と２個のＭ
ＯＳスイッチ１１３．１１４とが交互に接続されて構成
されている。インバータ１１２の出力信号が次段のシフ
トレジスタＳＲ２に入力される。

外部から入力される制御信号にはクロ・ンクφ１及びφ
２．スタート信号５ＴＡＲＴ並びにリセ・ント信号Ｒ３
Ｔがある。クロックφ、及びφ２はＯＲゲート２３及び
２４をそれぞれ介して全てのシフトレジスタＳＲ，−５
Ｒゎに入力される。これらのクロックφ１．φ２に応じ
てシフト動作が行われる。シフトレジスタＳＲ，につい
て述べれば、クロックφ。

が「１」の時にＭＯＳスイッチ１１３が導通し、入力デ
ータＳＤｏがインバータ１１１に入力される。またクロ
ックφ２が「１」の時にＭＯＳスイ・ンチ１１４が導通
し、インバータ１１１の出力がインバータ１１２によっ
て反転されて次段のシフトレジスタＳＲ，への入力デー
タＳＤ＋になる。最終段のシフトレジスタＳＲ，の出力
信号ＳＤ、はＯＲゲート２０及びＡＮＤゲート２２を介
して初段のシフトレジスタＳＲ＋　に戻されており、シ
フトレジスタＳＲ，−３ＲＩ、はループを形成している
。従って、クロックφ２．φ２が連続して入力されると
上記ループを同じデータが回り続ける。スタート信号５
ＴＡＲＴはＯＲゲート２０及び＾ＮＤゲート２２を介し
て初段のシフトレジスタＳＲＩ　に人力されている。リ
セット信号ＲＳＴはインバータ２１及びＡＮＤゲート２
２を介して初段のシフトレジスタＳＲ＋に入力されてい
る。リセット信号Ｒ５Ｔはまた。

ＯＲゲート２３及び２４にも入力されている。

上述した行選択シフト回路２の動作を第３図のタイミン
グチャートを参照しながら説明する。第３図に示すよう
に、クロックφ３．φ２としては２相クロツクが入力さ
れる。まず、リセ・ント信号ＲＳＴが「１」にされると
、シフトレジスタＳＲ，への入力データＳＤｏが「０」
になるとともに、　ＯＲゲート２３．２４の出力φ１”
、φ２°が「１」になることによりシフトレジスタＳＲ
，−５Ｒ，１の全てのＭＯＳスイッチが導通ずるため、
全てのシフトレジスタＳＲ〜ＳＲ，の出力データ５ＤＩ
−ＳＤ、は「０」となる。

このようにして行選択シフト回路２はリセット状態とな
る。リセット信号Ｒ５Ｔ　　が「０」に戻されてリセッ
ト状態が解除された後に、スタート信号５ＴＡＲＴがク
ロックの１サイクルにわたって「ｌ」にされると、この
データ「１」が初段のシフトレジスタＳＲ＋に取り込ま
れる。その後、クロ・ンクの１サイクル毎に上記データ
「１」が次段のシフトレジスタへシフトしてゆく。デー
タ「１」がシフトレジスタＳＲ，からシフトレジスタＳ
Ｒ，，迄シフトして１サイクルが終了すると、データ「
１」は初段のシフトレジスタＳＲＩへ戻される。従って
９次にリセット信号ＲＳＴが「１」にされるまでデータ
「１」が循環する。このようにして行選択シフト回路２
によりＲＯＭセル部１の行が順々にかつ繰返し選択され
る。

第３図に示した動作は行選択シフト回路２の動作の一例
である。２相クロツクは必須ではない。

クロックφ５．φ２の一方として１相クロ・ンクを印加
し、他方はその逆位相のクロ・ンクとしてもよい。また
、最終段のシフトレジスタＳＲ，の出力データを初段の
シフトレジスタＳＲＩに帰還させているが　このように
する代わりに、１サイクルのシフトが開始する度に、ス
タート信号５ＴＡＲＴを「１」にすることによって初段
のシフトレジスタ５１？、にデータ「１」を与えてもよ
い。

行選択シフト回路２の構成は第２図に示したものに限ら
れるものではない。第２図に図示した回路ではシフトレ
ジスタＳＲ，〜５Ｒｆｉにダイナミック型シフトレジス
タが用いられているが、スタティック型シフトレジスタ
や中間的な擬似スタティック型シフトレジスタも勿論使
用することができる。

シフトレジスタをリセットする手段としては、上述した
手段を用いずにリセット端子の付いたシフトレジスタを
使用してもよい。

行選択シフト回路２に要求される機能は、−時にＲＯＭ
セル部１の一行を選択できること及び選択する行をクロ
ック、同期信号等に従って順にシフトすることができる
ことである。よって１行選択シフト回路２はこのような
機能を有する他のデバイス、例えばＣＣＤ　（Ｃｈａｒ
ｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ　）　。

ＢＢＤ　（Ｂｕｃｋｅｔ　Ｂｒｉｇａｄｅ　Ｄｅｖｉｃ
ｅ　）等を含む電荷転送素子を用いて構成することもで
きる。

本実施例の行選択シフト回路２に必要なトランジスタ数
は、シフトレジスタ１段当り、即ちＲＯＭセル部１の１
行当り６個である（　ＭＯＳスイッチ１個に付きトラン
ジスタ１個、インバータ１個に付きトランジスタ２個が
用いられる）。しかも、１行当りのトランジスタ数はＲ
ＯＭセル部１の行数に無関係で一定である。従来のＲＯ
Ｍにおいては前述したように一行当り２１個（ｉはアド
レス線の数）のトランジスタが必要であった。アドレス
線の数は通常１０程度であることを考えると１行選択の
ための回路は本実施例の行選択シフト回路２の方が大幅
に簡素化されている。

第４図に列選択回路／センスアンプ部３の一実施例を示
す。この実施例はシフト回路方式であり。

（ｋ＋１）個のプリセット機能付きシフトレジスタＣ３
Ｒ。

〜Ｃ３Ｒｋが直列に接続されてシフト回路が構成されて
いる。ここで（ｋ＋　１）はＲＯＭセル部１の列の数で
ある。シフトレジスタＣ５Ｉ？。〜Ｃ５Ｒｋにはプリセ
ットデータＰＤ、〜ＰＤｋがそれぞれ入力されている。

プリセットデータＰＤ、〜ＰＤｋはプリセットパルスＰ
ＳＰが入力された時に対応するシフトレジスタに設定さ
れる。上記シフト回路は２行選択シフト回路２の最終段
のシフトレジスタからの出力データＳＤ。

を転送りロックとしてシフト動作する。データＳＤ、ｌ
が「１」になるとシフトレジスタＣ３Ｒｒ　（ｆ＝　０
〜に−１）の内容が隣接するシフトレジスタＣ５Ｒ，。

１ヘシフトする。

シフトレジスタＣＳＲ，〜ＣＳＲ，はその内容を列選択
信号００〜Ｃｋとしてそれぞれ出力する。列選択信号０
０〜Ｃ６は、トランジスタ３０゜〜３０にのゲートにそ
れぞれ印加される。トランジスタ３０．〜３０．はＲＯ
Ｍセル部１からのデータ線ＤＬ、〜ＤＬｋ　とセンスア
ンプ３１との間にそれぞれ直列に介設されている。

列選択信号Ｃ＋（ｉ＝ｏ　−ｋ　）が「１」になると、
トランジスタ３０＋が導通し、データ線ＯＬ、上のデー
タがデータ出力線ＤＪ（ｊ　＝　０〜ｍ）に読み出され
る。本実施例では１列当り（ｍ＋１）本のデータ出力線
があり、トランジスタ３０゜〜３０ｋ及びセンスアンプ
３１を含む回路部分は各データ出力線ＤＪ（ｊ＝０〜ｍ
）ごとに設けられている。それらの回路部分は同一のシ
フトレジスタＣ５ＲＯ〜Ｃ５Ｒｋによって制御される。

第４図の列選択回路／センスアンプ部３を備えたＲＯＭ
は次のように動作させられる。まず、プリセットデータ
ＰＤ、〜ＰＤｋのいずれかのみを「ｌ」にし、他を「０
」にしてプリセットパルスＰＳＰを入力することにより
、動作開始時に選択すべきＲＯＭセル部１の列をシフト
レジスタＣ５Ｒ，〜Ｃ５Ｒｋに予め設定する。次いで行
選択シフト回路２をスタートさせると９行選択動作が行
われ、プリセットされている列のデータが全ての行にわ
たって順に読み出される。行選択の１サイクルの終了時
に信号ＳＤ、が「１」になるので列選択回路／センスア
ンプ部３においてプリセットされた列の次の列が選択さ
れるようになる。従って次にこの列のデータが読み出さ
れる。このようにしてＲＯＭセル部１のデータがシリア
ルに読み出される。

シフトレジスタＣ３Ｒ，〜Ｃ３ＲｋにデータＰＤ、〜Ｐ
Ｄ。

をプリセットする手段を設けたことにより、所望の列の
データから読み出しを開始することができる。例えばＲ
ＯＭセル部１に複数画分の音楽データが格納されており
、各画のデータはその先頭がいずれかの列の先頭に格納
されているものとする。

このような場合、再生したい曲の先頭が格納されている
列に対応するシフトレジスタに「１」をプリセットして
おくことにより、所望の曲を再生することができる。

第５図に列選択回路／センスアンプ部３の他の実施例を
示す。この例ではカウンタ／デコーダ方式で列選択信号
Ｃ０〜Ｃ１が得られている。即ち。

（ｄ＋１）個のフリップフロップＦＦ、〜ＦＦ、で構成
されるカウンタの出力データ３４．〜３４ｄがデコーダ
ＤＥＣでデコードされ２列選択信号００〜Ｃｋの内の１
個の信号が「１」になる。列選択信号Ｃ０〜Ｃｋが印加
されるトランジスタ３０゜〜３０．Ｍ及びセンスアンプ
３１を含む回路部分は第４図に示した実施例のそれと同
様である。上記カウンタは行選択シフト回路２からの信
号ＳＤ、に従ってカウントアツプする。上記カウンタに
は、プリセット信号ＰＳＳを用いてプリセットデータＰ
ＳＤＯ−ＰＳＤ、をセットすることができる。

尚１以上では本発明をＲＯＭに適用した実施例について
のみ説明したが、　ＲＡＭ等の他のタイプの記憶装置に
も本発明が適用できることは明らかである。

また、上述した実施例はＲＯＭセル部１０行及び列の両
方を逐次選択する構成を有しているが２行又は列のいず
れか一方のみを逐次選択することとし、他方はランダム
に選択できるようにすることももちろん可能である。

（発明の効果）本発明によれば、メモリセル部の行又は列を選択するた
めの回路に必要な素子数が少なく、従来の記憶装置に比
べ製造コスト及びチップ面積が大幅に削減された記憶装
置が提供される。本発明の記憶装置は行選択又は列選択
のためアドレスを外部から与えることなく動作させるこ
とができるため、外部にアドレスを発生するための回路
を設ける必要がない。このような記憶装置は行又は列に
対するランダムアクセスの機能はもたないが、音楽や音
声のようにシリアルに読み出せばよいデータを扱う場合
に非常に有用である。本発明の記憶装置を使用すること
により２例えば音声応答装置といった音声を再生する装
置等を低コストで製造することができる。

４、　・・　　の　　　なＰ′月第１図は本発明の一実施例の概略ブロンク図。

第２図はその実施例における行選択シフト回路の一例の
回路図、第３図は上記行選択シフト回路の動作の一例を
示すタイミングチャート、第４図は上記実施例における
列選択回路／センスアンプ部の構成の一例を示す図、第
５図は上記列選択回路／センスアンプ部の構成の他の例
を示す図、第６図及び第７図は記憶装置の従来例の概略
ブロック図。

第８図は従来の記憶装置の行アドレスデコーダの一部を
示す回路図である。

１・・・ＲＯＭセル部、２・・・行選択シフト回路、３
・・・列選択回路／センスアンプ部　ＳＲ，〜ＳＲ，・
・・シフトレジスタ、　　Ｃ５Ｒ，−ＣＳＲ，・・・シ
フトレジスタ。

ＦＰ、−ＦＦｄ・・・フリップフロップ、　ＤＥＣ・・
・デコーダ。

ＰＤ、〜ＰＤ、ｔ、　　ＰＳＤｏ〜ＰＳＤ、用プリセッ
トデータ。

ＰＳＰ・・・プリセットパルス、　ｐｓｓ・・・プリセ
ット信号。

第１図

Claims

【特許請求の範囲】

１、複数の行および複数の列を有するメモリセル部と、
シフト動作することによって該メモリセル部の行および
列のいずれか一方を所定の順序で逐次選択する選択手段
とを備えた記憶装置。