JPS6177194A - 半導体読み出し書込みメモリデバイス - Google Patents
半導体読み出し書込みメモリデバイスInfo
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- JPS6177194A JPS6177194A JP60145655A JP14565585A JPS6177194A JP S6177194 A JPS6177194 A JP S6177194A JP 60145655 A JP60145655 A JP 60145655A JP 14565585 A JP14565585 A JP 14565585A JP S6177194 A JPS6177194 A JP S6177194A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体デバイスに係わるものであり、とくに半
導体ダイナミックメモリデバイスに用いるスタチックコ
ラムデコード回路に関するものである、 ［従来の技術］ ＭＯＳ構成によるダイナミック読出し書込みメモリデバ
イスは１両特許ともテキサスインスツルメンツ社を譲受
人とする米国特許第４，０８１，７０１号（この場合は
１６にダイナミックＲＯＭ ）もしくは第４．２！１１
３，９９３号（この場合は８４にダイナミックＲＡＭ）
に教示のように構成されるのが許通である。 このような従来のデバイスでは、セルの総数を８個とし
たときにメモリセルアレイの各辺がＮの平方根となるよ
うに配列されていた。 したがって、たとえば８４に
のデバイスならば、２５８行×２５６列の構成となる、
上記従来のデバイスにおいてはさらに、双安定センス
アンプが一対のビットラインに接続されており、メモリ
セルの各列にはセンスアンプが１個ずつ設けであるため
、各列には２木のピントラインが接続されることとなる
。 このような正方形構成のアレイにおいては、リフレッシ
ュサイクルは列ラインの本数、すなわちセンスアンプの
個数に等しい、 しかしながら、ダイナミックＲＡＭの
ヒツト密度が２５８にビットまたは１Ｍビットのレベル
にまで増加じた場合には。 センスアンプの数はこれを、総ビット数をＮとしてＮの
平方根よりも大きくすることが心安となる、 これは
容量比と直列抵抗のために、ビットラインごとのセルの
数をおよそ１２８よりも大きくすることが不可能であり
、このため各リフレッシュ期間のリフレッシュサイクル
をおよそ２５６または５１２サイクルより大きくするこ
とができないためである。 １ＭビットのＤＲＡＭで２５６サイクルのりフレ７シュ
を行なうためには、単純なアレイの場合でも列数を４０
９６列、たとえば２５６行Ｘ ４０９Ｇ列とすることが
必要である、 この場合、各リフレッシュサイクルで
２行分をアドレスするようにすることとすれば、５１２
行Ｘ ２０４Ｂ列に列数を減少することかで′きるとは
いえ、このように多数の列ラインに生ずる寄生容量を考
慮すれば、所定の入出力データラインまたはその相補信
号ラインに接続するセルの列数は、あまりにも多くなり
すぎてしまう。 しかも、スタテイ・ンクコラムデコートをも含めるよう
にした場合には９回路の設計はさらに困難なものとなる
。 ゆえに本発明の目的とするところは、高密度ダナミック
ＲＡＭに用いるデータ入出力回路の構成を提供すること
にある。 さらに本発明の他の目的は、ダイナミックＲ
ＡＭ用の高速度データ入出力回路を提供することにある
。 ［発明の概要］ 本発明の一実施例では、ダイナミック読出し書込みメモ
リアレイにおいて１列デコードおよびデータ入出力回路
を該入出力回路全体の大容量負荷を補償するようにして
構成したもので、入出力回路のメモリセルに対する初段
には、センスアンプとセグメント分割された中間入出力
ラインとの間にバッファを設け、各中間入出力ラインの
セグメントには入出力負荷の一部を割り当て、第ルベル
の列デコードにより各セグメントに対して１列を選択す
る。 第２レベルの列デコードにはトライステートのバ
ッファを用い、このバッファを正しい列アドレスで読み
出しを行なっている間のみ能動化させる。 書き込み時
には、すべてのバッファを高インピーダンス状態として
読み出し動作を行なうとともに、デコードされたパスゲ
ートを介して選択されたバッファに対して書き込みを行
なうようにする。
導体ダイナミックメモリデバイスに用いるスタチックコ
ラムデコード回路に関するものである、 ［従来の技術］ ＭＯＳ構成によるダイナミック読出し書込みメモリデバ
イスは１両特許ともテキサスインスツルメンツ社を譲受
人とする米国特許第４，０８１，７０１号（この場合は
１６にダイナミックＲＯＭ ）もしくは第４．２！１１
３，９９３号（この場合は８４にダイナミックＲＡＭ）
に教示のように構成されるのが許通である。 このような従来のデバイスでは、セルの総数を８個とし
たときにメモリセルアレイの各辺がＮの平方根となるよ
うに配列されていた。 したがって、たとえば８４に
のデバイスならば、２５８行×２５６列の構成となる、
上記従来のデバイスにおいてはさらに、双安定センス
アンプが一対のビットラインに接続されており、メモリ
セルの各列にはセンスアンプが１個ずつ設けであるため
、各列には２木のピントラインが接続されることとなる
。 このような正方形構成のアレイにおいては、リフレッシ
ュサイクルは列ラインの本数、すなわちセンスアンプの
個数に等しい、 しかしながら、ダイナミックＲＡＭの
ヒツト密度が２５８にビットまたは１Ｍビットのレベル
にまで増加じた場合には。 センスアンプの数はこれを、総ビット数をＮとしてＮの
平方根よりも大きくすることが心安となる、 これは
容量比と直列抵抗のために、ビットラインごとのセルの
数をおよそ１２８よりも大きくすることが不可能であり
、このため各リフレッシュ期間のリフレッシュサイクル
をおよそ２５６または５１２サイクルより大きくするこ
とができないためである。 １ＭビットのＤＲＡＭで２５６サイクルのりフレ７シュ
を行なうためには、単純なアレイの場合でも列数を４０
９６列、たとえば２５６行Ｘ ４０９Ｇ列とすることが
必要である、 この場合、各リフレッシュサイクルで
２行分をアドレスするようにすることとすれば、５１２
行Ｘ ２０４Ｂ列に列数を減少することかで′きるとは
いえ、このように多数の列ラインに生ずる寄生容量を考
慮すれば、所定の入出力データラインまたはその相補信
号ラインに接続するセルの列数は、あまりにも多くなり
すぎてしまう。 しかも、スタテイ・ンクコラムデコートをも含めるよう
にした場合には９回路の設計はさらに困難なものとなる
。 ゆえに本発明の目的とするところは、高密度ダナミック
ＲＡＭに用いるデータ入出力回路の構成を提供すること
にある。 さらに本発明の他の目的は、ダイナミックＲ
ＡＭ用の高速度データ入出力回路を提供することにある
。 ［発明の概要］ 本発明の一実施例では、ダイナミック読出し書込みメモ
リアレイにおいて１列デコードおよびデータ入出力回路
を該入出力回路全体の大容量負荷を補償するようにして
構成したもので、入出力回路のメモリセルに対する初段
には、センスアンプとセグメント分割された中間入出力
ラインとの間にバッファを設け、各中間入出力ラインの
セグメントには入出力負荷の一部を割り当て、第ルベル
の列デコードにより各セグメントに対して１列を選択す
る。 第２レベルの列デコードにはトライステートのバ
ッファを用い、このバッファを正しい列アドレスで読み
出しを行なっている間のみ能動化させる。 書き込み時
には、すべてのバッファを高インピーダンス状態として
読み出し動作を行なうとともに、デコードされたパスゲ
ートを介して選択されたバッファに対して書き込みを行
なうようにする。
【実施例１
第１図に本発明による半導体読み出し書き込みメモリチ
ップの構成を示す、 このデバイスはいわゆる１Ｍビッ
トサイズで、２Ｌ０すなわち（１０４８５７１３）個の
メモリセルを行・列構成のアレイ中に有するものである
。 該アレイはそれぞれが２６２．１４４個のセルから
なる４個の同等のブロックｌＯａ、 １０ｂ、 １０ｃ
、 １０ｄに分割されている。 各ブロックには５１２
本の行ラインが設けてあり、これら行ラインはすべて行
デコーダｌｌａ、ｌｌｂのいずれか一方に接続されてい
る。 各行デコーダｌｌａ、または１１ｂは、９ビツト
の行アドレスをアドレス入力ピン１２から行アドレスラ
ッチ１３およびライン１４を介して受は取る。 また入
力ピン１２から、ｌＯビットの列アドレスが時分割多重
化方式で入力され、この列アドレスはバッファ１５に印
加される。 アレイの中央には８木の入出力ライン１Ｂ
が配置されており、この８木の入出力ラインのうち１本
が、８中１のデータセレクタ１７により選択される。
このデータセレクタ１７からの１木の入出力ラインは
、複数個のバッファを介してデータ入力ピン１８および
データ出力ピン１８に接続されている。 該セレクタ１
７はさらに、ライン２０を介して列アドレスの３ビツト
が列アドレスバッファ１５から入力する上記ライン１６
の８本のうち２本は、それぞれ入出力ライン２１を介し
て前記ブロックｌＯａ、 ｌＯｂ。 １０ｃ、 １０ｄに接続されている。 これらブロック
ｌＯａ −１０ｄの各々につき１６個の中間出力バッ
ファ２２により、バッファ１５からのライン２３の列ア
ドレスのうち、３ビツトを用いて１６中２の列選択が行
なわれ、また各ブロック １０ａ −ｌｅｄにおける１
８個の中間出力バッファ２４の１６組の出力の各々によ
り。 バッファ１５からのライン２５上の４ビツトの列アドレ
スを用いて、 １Ｂ中１の列選択行が行なわれる。 各ブロックにはさらに５１２個のセンスアンプ２６が設
けてあり、これらセンスアンプ２Ｂはそれぞれそのアレ
イの列の１個に接続されている（各列は２本１組の列ラ
インすなわち「２本のビット・ライン」により構成され
る）、 各バッファ２４ハ２列のうちいずれか一方に接
続されるが、その選択はライン２７の１ビツト列アドレ
スに基いて行なわれる。 該メモリデバイスにはさらに
、入力ピン２８から行アドレスストローブ信号ＲＡＳを
、また入力ピン２８から列アドレスストローブ信号ＧＡ
Ｓヲ。 それぞれ受は取る。 またメモリの読出し動作又は書込
み動作の選択は、入力ピン３０の読出し／書込み制御信
号Ｒ／Ｗにより行なわれる。 なお。 内部クロック信号および制御信号は、必要に応じてクロ
ックゼネレータおよび制御回路３１により生゛成される
。 第１図に示すデバイスはいわゆる「スタティック列デコ
ード」を用いたものであり、これはすなわち９行アドレ
スストローブ信号ＲＡＳにより行アドレスがストローブ
され１列アドレスストローブ信号ＣＡＳがドロップして
通常の読出し信号又は書込み信号を供給した後では、ピ
ン１２に現れる列アドレスを任意に変更することができ
、その時点における列アドレスに対して選択された列デ
ータの入出力が可能になる。ということにほかならない
、 ただし２列アドレスが現われるたびに別の列ストロ
ーブ信号ＣＡＳを入力する必要はない。 第２図は各ブロック１０ａ −１０ｄのうち、ブロック
１０ａの一部たる入出力ライン１Ｂ、中間出力バｙ ７
、 ２２．２４．およびセンスアンプ２６の構成を詳
細に示すものである。 図示のブロックでは前記１Ｂ（
１１の中間出力バッファ２２が設けてあり、これら出力
バッファは本図では符号２２−１ないし２２−１８で示
しである。 図示のごとく、これらの中間出力バッファ
のうち中間出力バッファ２２−１ないし２２−８は８個
１組として、前記ライン１Ｂのうち当該ブロック用の１
本に接続され、また中間出力バッファ２２−８ないし２
２−１８は別の８個１組として、該ブロック用の他のラ
イン１６の１本にライン２１を介して接続されている。 各バッファ２２−１ないし２２−１１３にはそれぞれ
１６個１組のバッフγ２４が接続され。 これらバッファは符号２４−１ないし２４−１８で示し
である（各々の組ごとに１８（１１である）、１８個の
バッファ２４の各組には３２個１組のセンスアンプ２６
が設けられており、各センスアンプ２Ｂは２本のビット
ライン（１列または２列用の２本）３３に接続されてい
る。 これらビットライン３３は、メモリアレイ内で
５１２本の行ライン３４と交差している。 行アドレスの第１０ビツトは、信号ライン２７を介して
センスアンプ２Ｂのマルチプレックス回路に供給され、
これにより、各対をなす２個のセンスアンプのいずれを
ライン３７を介してバッファ２４に接続するかの選択を
行なう、 図示のブロックには。 ＩＧ対のデータ／データバーライン３８．３９が設けら
れており、各対は一方では選択されたバッフ、２４にラ
イン４０を介して接続されるとともに、他方では選択さ
れたバッファ２２にライン４１を介して接続されている
。 なお、入出力はライン３８．３９における２本レ
ールから、データ入出力ライン１６における１本レール
に切り替わることとなる。 つぎに第３図に第２図の回路の一部をさらに詳細に示す
、 本図には前記１８個の中間出力バッファのうち、中
間出力バッファ２４−１の組に接続されたセンスアンプ
２Ｂを例示し、１６個をもって１組とするバッファ２４
−１の各々を符号２４−１−１ないし２４−１−１８で
示しである。 各センスアンプ２６からは、それぞれ２
本のビットラインａ３が延びており。 これらビットライン３３はいわゆる折畳み（ｆｏｌｄｅ
ｄ）ビットライン構成をなすものである。 これらビ
ットライン３３には行ライン３４が交差しており１行ラ
イン３４とビットライン３３との交差点にメモリセルが
位置することとなる。 各対のセンスアンプ２８にはマ
ルチプレクサ４２が接続され、このマルチプレクサ４２
により、ライン２７上のアドレスビットに基いてそれぞ
れ対をなすセンスアンプ２Ｂの一方を選択し、ライン３
７を介してそれぞれ／入ツファ２４−１−１．２４−１
−２ 、、、に接続する。 さらにライン２５の列アド
レスの４ビツトに基づいて、任意の一時点において１８
個の中間出力バー２フア２４−１−１ないし２４−１−
１８のうちただ１個のみが選択され、したがって各時点
ではただ１個の中間出力バッファにより、信号ライン４
０を介して１ビツト分のデータの読み出し信号又は書き
込み信号がライン３８．３１に対して授受されることに
なる。 第３図のバッファ２２−１は１、ライン２３の
３ビツトの信号により行なわれる１６ビツト中２ビツト
の選択に応じて選択。 ないし非選択とされ、これにより２本し−ルノ入出力ラ
イン３８．３！９が図示のブロックの１本レールの入出
力ライン１８と接続される。 つぎにバッファ２４の一つ、たとえば第３図のバッファ
２４−１−１．およびバッファ２２の一つ、たとえばバ
ッファ２２−１の詳細な回路構成を第４図に示す、 前
記マルチプレクサ４２は４個のトランジスタにより構成
され、そのうちの２個のトランジスタ４３のうち１個は
、ライン２７のアドレスビットとその相補信号により選
択されて、これらのうちの１個のみがオンとなる。 マ
ルチプレクサ４２は。 センスアンプ２６が反転した後でのみ能動化される読出
し用には、トランジスタ４３のうち選択された一方を経
由する通路がただ１本あるのみである。 また書き込み
の場合には、ライン２？のアドレスビットと制御回路３
１（ｍ１図）の書き込み制御信号Ｗとの論理積により、
トランジスタ４４の一方がオンとされる。 この書き
込み制御信号Ｗは、読出し書込み制御信号Ｒ／Ｗ３０が
書き込み状態とされた際に有効となる。 かくて、セン
スアンプ２６の入出力ライン４５は読み出し時に１本レ
ール、書き込み時に２本レールとなる。 すなわち。 読み出し動作の際には、２個のトランジスタ４４がいず
れもオフとされ、トランジスタ４３のいずれか一方のみ
がオンとされる。 これに対し、書き込み動作時には、
トランジスタ４３のいずれかと、これと関連する１個の
トランジスタ４４が導通する。 マルチプレクサ４２の入出力ライン３７は、バッファ２
４−１−１のトランジスタ４６および４７のソース−ド
レインバスを介して、ライン３８および３９に接続され
ている。 これらのトランジスタ４８．４７は、接続
占４８におけるＹ選択情報により制御され、この≦−智
１ Ｙ選択情報は、ライン２５の４ビツトの列アドレスを入
力する１６中１の選択デコーダ４９から与えられる、
トランジスタ５０もこの接続点４８におけるＹ選択情
報により制御される。 このトランジスタ５０は、Ｐチ
ャンネルプリチャージ／ロード回路を有するインバータ
トランジスタと直列に接続しである。 １本レールに
よる読み出し経路は２選択されたセンスアンプ２６から
トランジスタ４３を介してインバータの入力ライン５２
に延びており、このインバータは、トランジスタ５０の
オンによりバッファ２４−１−１が選択された際に、入
力接続点５２におけるデータビットの反転ビットを接続
点５１に伝達すべく機能する。 該接続点５１の出力は
トランジスタ４７を介してライン３８へ、ひいては接続
点５８からインバータ８０．８１および８２．パスゲー
ト６４に供給されるとともに、さらにライン２１を介し
て図示のブロックのデータ入出力ライン１Ｂに導かれる
。 接続点５２が低レベルの場合には、Ｐチャンネルのトラ
ンジスタ５３オンとなって、接続点５１は電源電圧Ｖｄ
ｄに保持される。 同様に、接続点５１が低レベルのと
きには、Ｐチャンネルのトランジスタ５４がオンとなっ
て、接続点５２は高レベルに保持される。 接続点５１
．５２はともに１行アドレスストローブ信号ＲＡＳが高
レベルになった後のプリチャージサイクルにおいて、制
御回路３１により生成されるプリチャージ電圧の立ち下
がりＬを受は取るＰチャンネルのトランジスタ５５によ
り、高レベルにプリチャージされる。 第４図に示すバッファ２２−１は、ライン２３上のアド
レスビットおよび１８入力ｌ出力選択デコーダ５６から
のＹ−選択情報により制御され、このバッファが選択さ
れた場合には接続点５７が高レベルになる。 これに
より、トランジスタ５Ｂがオンとなって、ライン３９な
いし接続点５９のデータが３段のインバータｅｏ、 ｅ
ｔおよび６２により増幅され、接続点６３に伝えられる
。 読出しの場合には、制御回路３１からＮＡＮＯゲー
ト６５に印加された読出しコマンドＲにより、相補接続
された一対のトランジスタ６４がオンとなる。 すなわ
ち、読出し書込み制御信号Ｒ／Ｗが高レベルとなって読
出し動作を指定している場合には、読出しコマンドＲも
高レベルとなって、２個のトランジスタ６４がともにオ
ンとなる。 このときは書込みコマンドＷが低レベルで
あるため、それぞれが相補接続された２対のトランジス
タ８６．８７はオフとなる。 以上のようにして、ライ
ン３９のデータビットにより、接続点５８と、カスケー
ド接続のインへ−夕６０．８１．６２とトランジスタＢ
４とを介して、ライン１６が制御され。 読み出し動作が行なわれる。 他方、書き込み動作の場
合には、前記２個のトランジスタｆ１８．６７がオン、
対をなすトランジスタ６４がオフとされ、接続点５８（
およびライン３３）にはライン１Ｂからトランジスタ８
７を介してデータビットが入力し、また接続点８３（お
よびライン３８）にはこのビットの反転ビットが入力す
る。 かくて書き込み時には。 ライン１６による１本レールから、ライン３８．３８に
よる２本レールに、データの伝送経路が切り替えられる
こととなるのである。 Ｐチャンネルトランジスタ５５のゲートにはクロックＬ
が入力されるが、このクロ７りＬは２重目的をもつもの
である。 すなわちまず第１には、スタティックコラム
デコード動作で多重読出しを行なうような場合に、最初
の読み出し、で、「０」が読み取られた場合には、デー
タの変化はトランジスタ４３によりダンプされ、またｒ
ｌＪが読み取られた場合には、変化ががほとんど伝達さ
れない、 最悪の場合には、接続点５２はＶｄｄ−Ｖｔ
レベルまでフロートし、センスアンプ２Ｂによってこの
レベルに保持されることとなる０、クロックＬの第２の
目的は、接続点５１を、したがってトランジスタ５４の
ゲートをＶｄｄにプリチャージして、トランジスタ４３
を介して接続点５２ではじめにｒＯＪが読みとられた場
合には、トランジスタ５４に流れる電流サージ（すなわ
ちトランジスタ５４．ティン５２からライン３７．トラ
ンジスタ４３−ラインＢ５−１゜センスアップ２８Ｖｓ
ｓラインに流れるサージ）がなくなる、 この電流サ
ージは、接続点５２が低レベルとなると接続点５１が高
レベルとなってトランジスタ５４をオフとなるものであ
るため、唯一のスイッチング電流である。 つぎに第５図にセンスアンプ２Ｂの詳細な構造を示す、
同図にはさらに、センスアンプの２本のビットライン
３３．およびこれらビットラインと直交する５１２本の
行ライン３４のうち４本が示しである。 図示したセン
スアンプは、Ｎチャンネルの検出トランジスタ７１およ
びＰチャンネルトランジスタ７２をクロス接続した。
０ＭＯ５構成のフリップフロップ７０を用いたものであ
る。 検出点７３．７４は絶縁トランジスタのソースド
レインパスを介して、２本のビットライン３３にそれぞ
れ接続されている。 前記フリップフロップ７０の接地
側の接続点７８は、センスクロックＳｔおよびＳ２をゲ
ート入力とする２個のＮチャンネルトランジスタ７９．
８０を介して接地されている。 前記トランジスタ７８
はトランジスタ８０よりもはるかに小型のもので、まず
クロックＳｌが生成されると、低利得状態でＮチャンネ
ルトランジスタ７１により第１回目の検出が行なわれる
。 ″ｒｒ！、ｆｌＡラインＶｄｄ側では２接続点８１
がＰチャンネルトランジスタＢ２を介して電源に接続さ
れ、トランジスタ８２のゲートにはセンスクロックＳ２
が入力される。 このセンスクロックＳ２はセンスク
ロックＳ２の反転クロックパルスで、Ｐチャンネルシト
ランジスタフ２は、第２のセンスクロックＳ２が能動と
なった場合にのみ、動作を開始する、 したがって本
実施例においては、まずセンスクロックＳｌが現われた
後に５２およびＳ２が現われることにより、２つのイン
ターバルを有する検出動作が行なわれる。 また、それ
ぞれが対をなす前記トランジスタ７９．８０およびトラ
ンジスタ８２は。 ２個のブロック１０ａ、１０ｂの内の他のセンスアップ
２８、すなわち１０２４個のセンスアンプに対して、共
通に用いられるものである。 なお接続点７Ｂおよび８
１コよ、トランジスタ８３により電源電圧Ｖｄｄのほぼ
釉の電位にプリチャージされる。 前記ビットライン３３は３個のトランジスタ８４により
プリチャージされて等電位となるもので。 これらトランジスタ８４の各々のゲートにはイコライズ
クロック電圧Ｅが入力し、これらトランジスタ８４のう
ちの２個のソースは、基準電圧Ｖ ｒｅｆに接続されて
いる。 この基準電圧Ｖｒｅｆの値は前記電源電圧Ｖｄ
ｄの約局としであるため、電源からすべてのビットライ
ンに対するプリチャージに要する電・荷はごくわずかか
、あるいは実質的にゼロとすることができる。 すなわ
ち、各センスアンプ２Ｂについてビットライン３３の一
方が高レベル。 他方が低レベルになると一方が他方を充電するようにな
るため、必要な基準電圧Ｖ ｒｅｆ源からは漏洩その他
により生じた電位差分を供給するのみでよいこととなる
。 なお上記イコライズクロック電圧Ｅは、活性サイク
ル完了後１行アドレスストローブ信号ＲＡＳが高レベル
となったときに、制御回路３１（第１図）で生成される
。 前記メモリセルはそれぞれコンデンサ８５およびアクセ
ストランジスタ８Ｂからなっており、各行における５１
２個のアクセストランジスタ８６はすべて、そのゲート
が１木の行ライン３４に接続されている。 図示のブロ
ック内では、それぞれ５１２個のトランジスタ８Ｂから
なる各行ラインのうち、ただ１本の行ライン３４のトラ
ンジスタ８６が任意の一時点でオンとされ、したがって
各時点ではただ１個のメモリセルのコンデンサ８５のみ
が、所定のセンスアンプ２６のビットライン３３に接続
される。 なおこの場合、コンデンサ８５の記憶容量に対するビッ
トラインの容量の比を減少させるべく、それぞれ対をな
すビットライン３３に対して多数のビットラインセグメ
ント８７を設けである６ 各時点ではこれらビットライ
ンセグメント８７のうちの１本のみが、前記トランジス
タ８Ｂのうちの１個を介して該ビットライン３３に接続
される。 この場合。 たとえば各セグメント８７に３２個のメモリセルと接続
するとして、各センスアンプにつき本実施例では１６個
のビットラインセグメントが必要となる（１８Ｘ ３２
＝ ５１２）、 行デコーダｌｌａないしｌｌｂは。 ライン１４からの９ビツトの同等なアドレスビットのう
ち特定のビットに基いて、５１２木のうちの１本の行ラ
イン３４を選択するに当って、セグメント選択電圧ＳＳ
により１６本のライン８３のうちいずれか１本を選択す
る。 各対のビットライン３３にはそれぞれ１対のダミーセル
が設けてあり、これらのダミーセルはダミーコンデンサ
９０およびアクセストランジスタ９１によりこれを構成
する。 通常のごとく１選択されたメモリセルが図面左
側のビットライン３３上にある場合は１図面右側のダミ
ーセルをライン９２のうちの１本により選択し、また選
択されたメモリセルが図面右側のビットライン３３上に
ある場合は゛ ９図面左側のダミーセルを、同じくライ
ン９２のうちの１本により選択する。 なお９行アドレ
スのうち１ビツトは、これらダミーセルのライン９２の
いずれを選択するかを決定するのにも用いられる続いて
第６図を参照して、上記メモリデバイスの動作シーケン
スにつき説明する。 このメモリデバイスの能動サイク
ルは２行ストローブ信号ＲＡＳが＋５ｖからＯｖまで降
下した時間’Ｔｏで開始される、 ここでは、とりあ
えずメモリデバイスの読出しサイクルの場合を例として
説明することとし、したがって９時間Ｔｏでは読み出し
／書き込み制御信号Ｒ／Ｗの入力電圧が＋５ｖとなって
いるものとする。 この時間Ｔｏに先立つ時間はプリ
チャージサイクルであり、このプリチャージサイクル期
間中において前記イコライズ電圧Ｅがすでに高レベルと
されているため、上記時間ＴＯではすべてのビットライ
ン３３およびｔｘ Ｍ点７Ｂが、ここでは電源電圧Ｖｄ
ｄの埼すなわち＋２．５ｖに設定するとした基準電圧Ｖ
ｒｅＦにプリチャージされている。 プリチャージ
サイクルにおいてはさらに、すべてのライン８！１ｌＪ
ｚのセグメントセレクト電圧ＳＳも高レベルに保持され
るため、セグメント８７もすべて基準電圧Ｖｒｅｆにプ
リチャージされている。 上記のごとく時間ＴＯで行ア
ドレスストローブ信号ＲＡＳの電圧が降下するごとによ
り、前記イコライズ電圧Ｅが時間Ｔ１で降下し、このた
め、それぞれ対をなすビットラインが互いに電気的に分
離されるとともに、基準電圧Ｖ ｒｅＦ源からも切り離
される。 続いてセグメントセレクト電圧ＳＳが降下し
始め、セグメント８７をすべてビットラインから切り離
す、 行デコーダｌｌａ、 ｌｌｂが行アドレスに応答
する時間が経過した直後に１選択された５１２本のうち
の１本の行ライン３４および選択された２木のうちの１
本のダミーライン９２上のアドレス電圧ＸｗｄおよびＸ
ｄｕ■ （第６図）がそれぞれ上昇し始め９回時にライ
ン８８のうち１本のライン上のセグメント選択電圧も上
昇を開始する。 これらのアドレス電圧Ｘｗｄ、 Ｘｄｕ鵬およびセグメ
ント選択電圧ＳＳは比較的緩慢に上昇し、電源電圧Ｖｄ
ｄのレベルに達した後はＶｄｄ値以上の電圧レベルにま
でブーストされ、これにより前記アクセストランジスタ
８８．８８および９１における電圧Ｖｔの降下がゼロと
される。 時間Ｔ２でセンスクロックＳ２電圧の高レベ
ルにより、各センスアンプ２６がまず能動化され、高イ
ンピーダンス−Ｎチャンネルトランジスタ７９を導通さ
せることにより、メモリセルとダミーセルとの間の電圧
差による分離よりもはるかに大きな値でビットライン３
３どうしが分離されることとなる。 ただし、電源電圧
Ｖｄｄからトランジスタ７２を介して電流が少しでも流
れる前に９時間Ｔ３で電圧Ｔが降下して、ビットライン
３３を検出点７３および７４から分離する。 電圧Ｔが
降下した後、センスクロックＳ２の電圧が立ち上って、
大きな方のトランジスタ８０が導通し始め、またセンス
クロックＳ２の電圧降下によりＰチャンネルのロードト
ランジスタ８２も導通を開始する、 時間Ｔ４でセンス
クロックＳ２電圧が上昇し。 Ｓ２電圧が降下した後、電圧Ｔは電源電圧Ｖｄｄまで立
ち上る。 センスクロックＳ２Ｄは、センスクロックＳ
２のやや後でこれをゼロレベルとすることにより、Ｖｄ
ｄ電源からの電流スパイクの位相ずれを得るようにする
。 前記分離されたトランジスタ７５、７８が再びオン
とされた後１時間Ｔ５で検出作業が完了し、ビットライ
ン３３のうち１本が高レベル、他方が低レベル（０レベ
ル）とされ、これによりビットセレクトラインの電圧Ｂ
ＳＩまたはＢＳ２がオンとされ、ビットライン３３のう
ちの一方が第４図のライン４５．３７を介して接続点５
２に接続される。 Ｙ選択信号ＹｓｅｌｌおよびＹｓｅ
ｌ２の直後に、デコーダ４９および５Ｂからの出力が接
続点４８および５７で有効となって２選択されたデータ
ビー／ トがライン】６のうち適切なラインで有効とな
る。 このデータは、上記Ｗ選択信号Ｙｓｅｌ−１およびＹｓ
ｅｌ−２が高レベルになった若干後に、出力ピン１８上
で有効となる。 列アドレスが変更された場合には、ビット選択信号ＢＳ
Ｉ、 ＢＳ２およびＹ選択信号Ｙ ５ｅｌ−１，Ｙ
５ｅ１２の電圧が変化して、新たなデータビット出力を
生成する。 この場合２行アドレスは以前と同じアドレ
スに維持され、このたびのサイクルにおける最初の行ア
ドレスストローブ信号ＲＡＳにより選択されたデータは
すべて、センスアンプの検出点７３．７４にラッチされ
る。 かくて時間Ｔ５以前は第６図の場合とまったく同
様となり、スタチックコラムデコードの列アクセス時間
をきわめて短くすることが可能となる。 第７図は第４図で説明した中間出力バッファ回路の他の
構成例を示す、 この例では、入出力バッファ１１０（
第４図のバッファ２１−１−１に相当する）は、ライン
４５を介してただ１個のセンスアンプ２６と接続され、
また、ただ１本の中間入出力ラインセグメント１１１
（第４図の２本のライン３８゜３９にかわるもの）に
接続されている。 このラインセグメント１１１の一
つは、第２段の中間人出力バッファ１１２ （第４図
のバッファ２２−１に対応）を介して１図示のブロック
のデータ入出力ラインＩＢに接続されている。 さら
に前記と同様１列デコーダ４９．５８の出力するＹ選択
信号ＹｓｅｉｌおよびＹ ５ｅｌ−２は、いずれの中間
バッファをセグメント入出力ライン １１１及びデータ
入出力ライン１６に接 続するかを選択する。 この
Ｙ選択信号Ｙ ５ｅｌ−１およびその反転信号は、対を
なすＮチャンネルおよびＰチャンネルトランジスタ１１
３のゲートに印加され、これにより３２＠のうちの１ｇ
Ｉの接続点１１４がライン！１１に接続される。 また
Ｙ選択信号Ｙｓｅｌ−２は読出しくＲ）または、書込み
（Ｗ）のいずれが有効状態となっているかによりゲート
１１５または１１Ｂのいずれかをイネーブルとすること
により、コラムアドレスビット２３に基いて９図示の半
ブロックにおける８個のバッファ１１２のうちの１個に
ついて、読出し用のバッファ１１７または書込み用のバ
スゲート１１８のいずれかを活性化させる。 また読出
し信号Ｒおよび書込み信号Ｗは、バッファ＋１０内のパ
スゲー） １１９．１２０のいずれかを選択して、書込
み動作の場合は、ゲート１１９゜ライン１２１（センス
アンプに至る）、アンプ１２２．ライン１２３（センス
アップに至る）を介して２本レールのデータ経路で行な
い、また読取り動作の場合は、ライン１２１を介し、セ
ンスアンプ２６からアンプ１２２．ライン１２３．パス
ゲート１２０ 、ライン１１１およびバッファ１！７か
らライン１Ｂに至る１本レールのデータ経路で行なうよ
うにする。 トランジスタ４３．４４は、第４図と同
様に、ラインＢＳまたはラインＢＳと書込み信号Ｗとの
論理積により駆動される。 したがって読出し時には
トランジスタ４３が、あるいは書込み時にはトランジス
タ４３．４４が。 第６図の時間Ｔ５でオンとされる。 さらに第７図の回路において、入出力ラインセグメント
１１１（およびライン１８）は、バッファ１２２（およ
びバッファ１１７）により、読出し時にセンスアンプ２
Ｂの検出点７３ 、７４と有意に結合することがなく、
このため、入出力ラインの状態によってセンスアンプの
検出点に有意のレベル低下が生じることがない、 また
第４図の回路ではトランジスタ４６と接続点５２により
、読出し期間中にセンスアンプの検出点とライン３８の
間で結合が生じるが、セグメント容量はきわめて小さい
ため、センスアンプはこのような結合に対して迅速に応
答することが可能である。 こうした結合効果は。 トランジスタ４６に比較的小型のものを用いて当該の結
合にインピータンスをもたせるようにすることにより、
さらに減少させることができる。 また、デバイスのサ
イズは、接続点５２の電圧をセンスアンプ接続点５１の
電圧と無関係に制御するような比率とする。 この場
合はさらに第４図のバッファ２２−１で、バッファのア
ンプ２４−１ｔによって接続点１３０の電圧を接続点１
３１の電圧と無関係に制御するようにする。 なお、第４図のバッファ２４−１−１のアンプに。 付加的なバスゲートを設けて、読出し時における入出力
ラインの結合容量をフィルタ除去するようにしてもよく
、この場合、当該トランジスタのゲートは、書込み時に
のみ活性化されることとなる以上本発明の実施例につき
各種説明してきたが１本発明による半導体メモリデバイ
スはこれら実施例に限定されるものでなく、記載の実施
例に適宜各種の追加ないし変更を加えてもよいことはい
うまでもない。
ップの構成を示す、 このデバイスはいわゆる１Ｍビッ
トサイズで、２Ｌ０すなわち（１０４８５７１３）個の
メモリセルを行・列構成のアレイ中に有するものである
。 該アレイはそれぞれが２６２．１４４個のセルから
なる４個の同等のブロックｌＯａ、 １０ｂ、 １０ｃ
、 １０ｄに分割されている。 各ブロックには５１２
本の行ラインが設けてあり、これら行ラインはすべて行
デコーダｌｌａ、ｌｌｂのいずれか一方に接続されてい
る。 各行デコーダｌｌａ、または１１ｂは、９ビツト
の行アドレスをアドレス入力ピン１２から行アドレスラ
ッチ１３およびライン１４を介して受は取る。 また入
力ピン１２から、ｌＯビットの列アドレスが時分割多重
化方式で入力され、この列アドレスはバッファ１５に印
加される。 アレイの中央には８木の入出力ライン１Ｂ
が配置されており、この８木の入出力ラインのうち１本
が、８中１のデータセレクタ１７により選択される。
このデータセレクタ１７からの１木の入出力ラインは
、複数個のバッファを介してデータ入力ピン１８および
データ出力ピン１８に接続されている。 該セレクタ１
７はさらに、ライン２０を介して列アドレスの３ビツト
が列アドレスバッファ１５から入力する上記ライン１６
の８本のうち２本は、それぞれ入出力ライン２１を介し
て前記ブロックｌＯａ、 ｌＯｂ。 １０ｃ、 １０ｄに接続されている。 これらブロック
ｌＯａ −１０ｄの各々につき１６個の中間出力バッ
ファ２２により、バッファ１５からのライン２３の列ア
ドレスのうち、３ビツトを用いて１６中２の列選択が行
なわれ、また各ブロック １０ａ −ｌｅｄにおける１
８個の中間出力バッファ２４の１６組の出力の各々によ
り。 バッファ１５からのライン２５上の４ビツトの列アドレ
スを用いて、 １Ｂ中１の列選択行が行なわれる。 各ブロックにはさらに５１２個のセンスアンプ２６が設
けてあり、これらセンスアンプ２Ｂはそれぞれそのアレ
イの列の１個に接続されている（各列は２本１組の列ラ
インすなわち「２本のビット・ライン」により構成され
る）、 各バッファ２４ハ２列のうちいずれか一方に接
続されるが、その選択はライン２７の１ビツト列アドレ
スに基いて行なわれる。 該メモリデバイスにはさらに
、入力ピン２８から行アドレスストローブ信号ＲＡＳを
、また入力ピン２８から列アドレスストローブ信号ＧＡ
Ｓヲ。 それぞれ受は取る。 またメモリの読出し動作又は書込
み動作の選択は、入力ピン３０の読出し／書込み制御信
号Ｒ／Ｗにより行なわれる。 なお。 内部クロック信号および制御信号は、必要に応じてクロ
ックゼネレータおよび制御回路３１により生゛成される
。 第１図に示すデバイスはいわゆる「スタティック列デコ
ード」を用いたものであり、これはすなわち９行アドレ
スストローブ信号ＲＡＳにより行アドレスがストローブ
され１列アドレスストローブ信号ＣＡＳがドロップして
通常の読出し信号又は書込み信号を供給した後では、ピ
ン１２に現れる列アドレスを任意に変更することができ
、その時点における列アドレスに対して選択された列デ
ータの入出力が可能になる。ということにほかならない
、 ただし２列アドレスが現われるたびに別の列ストロ
ーブ信号ＣＡＳを入力する必要はない。 第２図は各ブロック１０ａ −１０ｄのうち、ブロック
１０ａの一部たる入出力ライン１Ｂ、中間出力バｙ ７
、 ２２．２４．およびセンスアンプ２６の構成を詳
細に示すものである。 図示のブロックでは前記１Ｂ（
１１の中間出力バッファ２２が設けてあり、これら出力
バッファは本図では符号２２−１ないし２２−１８で示
しである。 図示のごとく、これらの中間出力バッファ
のうち中間出力バッファ２２−１ないし２２−８は８個
１組として、前記ライン１Ｂのうち当該ブロック用の１
本に接続され、また中間出力バッファ２２−８ないし２
２−１８は別の８個１組として、該ブロック用の他のラ
イン１６の１本にライン２１を介して接続されている。 各バッファ２２−１ないし２２−１１３にはそれぞれ
１６個１組のバッフγ２４が接続され。 これらバッファは符号２４−１ないし２４−１８で示し
である（各々の組ごとに１８（１１である）、１８個の
バッファ２４の各組には３２個１組のセンスアンプ２６
が設けられており、各センスアンプ２Ｂは２本のビット
ライン（１列または２列用の２本）３３に接続されてい
る。 これらビットライン３３は、メモリアレイ内で
５１２本の行ライン３４と交差している。 行アドレスの第１０ビツトは、信号ライン２７を介して
センスアンプ２Ｂのマルチプレックス回路に供給され、
これにより、各対をなす２個のセンスアンプのいずれを
ライン３７を介してバッファ２４に接続するかの選択を
行なう、 図示のブロックには。 ＩＧ対のデータ／データバーライン３８．３９が設けら
れており、各対は一方では選択されたバッフ、２４にラ
イン４０を介して接続されるとともに、他方では選択さ
れたバッファ２２にライン４１を介して接続されている
。 なお、入出力はライン３８．３９における２本レ
ールから、データ入出力ライン１６における１本レール
に切り替わることとなる。 つぎに第３図に第２図の回路の一部をさらに詳細に示す
、 本図には前記１８個の中間出力バッファのうち、中
間出力バッファ２４−１の組に接続されたセンスアンプ
２Ｂを例示し、１６個をもって１組とするバッファ２４
−１の各々を符号２４−１−１ないし２４−１−１８で
示しである。 各センスアンプ２６からは、それぞれ２
本のビットラインａ３が延びており。 これらビットライン３３はいわゆる折畳み（ｆｏｌｄｅ
ｄ）ビットライン構成をなすものである。 これらビ
ットライン３３には行ライン３４が交差しており１行ラ
イン３４とビットライン３３との交差点にメモリセルが
位置することとなる。 各対のセンスアンプ２８にはマ
ルチプレクサ４２が接続され、このマルチプレクサ４２
により、ライン２７上のアドレスビットに基いてそれぞ
れ対をなすセンスアンプ２Ｂの一方を選択し、ライン３
７を介してそれぞれ／入ツファ２４−１−１．２４−１
−２ 、、、に接続する。 さらにライン２５の列アド
レスの４ビツトに基づいて、任意の一時点において１８
個の中間出力バー２フア２４−１−１ないし２４−１−
１８のうちただ１個のみが選択され、したがって各時点
ではただ１個の中間出力バッファにより、信号ライン４
０を介して１ビツト分のデータの読み出し信号又は書き
込み信号がライン３８．３１に対して授受されることに
なる。 第３図のバッファ２２−１は１、ライン２３の
３ビツトの信号により行なわれる１６ビツト中２ビツト
の選択に応じて選択。 ないし非選択とされ、これにより２本し−ルノ入出力ラ
イン３８．３！９が図示のブロックの１本レールの入出
力ライン１８と接続される。 つぎにバッファ２４の一つ、たとえば第３図のバッファ
２４−１−１．およびバッファ２２の一つ、たとえばバ
ッファ２２−１の詳細な回路構成を第４図に示す、 前
記マルチプレクサ４２は４個のトランジスタにより構成
され、そのうちの２個のトランジスタ４３のうち１個は
、ライン２７のアドレスビットとその相補信号により選
択されて、これらのうちの１個のみがオンとなる。 マ
ルチプレクサ４２は。 センスアンプ２６が反転した後でのみ能動化される読出
し用には、トランジスタ４３のうち選択された一方を経
由する通路がただ１本あるのみである。 また書き込み
の場合には、ライン２？のアドレスビットと制御回路３
１（ｍ１図）の書き込み制御信号Ｗとの論理積により、
トランジスタ４４の一方がオンとされる。 この書き
込み制御信号Ｗは、読出し書込み制御信号Ｒ／Ｗ３０が
書き込み状態とされた際に有効となる。 かくて、セン
スアンプ２６の入出力ライン４５は読み出し時に１本レ
ール、書き込み時に２本レールとなる。 すなわち。 読み出し動作の際には、２個のトランジスタ４４がいず
れもオフとされ、トランジスタ４３のいずれか一方のみ
がオンとされる。 これに対し、書き込み動作時には、
トランジスタ４３のいずれかと、これと関連する１個の
トランジスタ４４が導通する。 マルチプレクサ４２の入出力ライン３７は、バッファ２
４−１−１のトランジスタ４６および４７のソース−ド
レインバスを介して、ライン３８および３９に接続され
ている。 これらのトランジスタ４８．４７は、接続
占４８におけるＹ選択情報により制御され、この≦−智
１ Ｙ選択情報は、ライン２５の４ビツトの列アドレスを入
力する１６中１の選択デコーダ４９から与えられる、
トランジスタ５０もこの接続点４８におけるＹ選択情
報により制御される。 このトランジスタ５０は、Ｐチ
ャンネルプリチャージ／ロード回路を有するインバータ
トランジスタと直列に接続しである。 １本レールに
よる読み出し経路は２選択されたセンスアンプ２６から
トランジスタ４３を介してインバータの入力ライン５２
に延びており、このインバータは、トランジスタ５０の
オンによりバッファ２４−１−１が選択された際に、入
力接続点５２におけるデータビットの反転ビットを接続
点５１に伝達すべく機能する。 該接続点５１の出力は
トランジスタ４７を介してライン３８へ、ひいては接続
点５８からインバータ８０．８１および８２．パスゲー
ト６４に供給されるとともに、さらにライン２１を介し
て図示のブロックのデータ入出力ライン１Ｂに導かれる
。 接続点５２が低レベルの場合には、Ｐチャンネルのトラ
ンジスタ５３オンとなって、接続点５１は電源電圧Ｖｄ
ｄに保持される。 同様に、接続点５１が低レベルのと
きには、Ｐチャンネルのトランジスタ５４がオンとなっ
て、接続点５２は高レベルに保持される。 接続点５１
．５２はともに１行アドレスストローブ信号ＲＡＳが高
レベルになった後のプリチャージサイクルにおいて、制
御回路３１により生成されるプリチャージ電圧の立ち下
がりＬを受は取るＰチャンネルのトランジスタ５５によ
り、高レベルにプリチャージされる。 第４図に示すバッファ２２−１は、ライン２３上のアド
レスビットおよび１８入力ｌ出力選択デコーダ５６から
のＹ−選択情報により制御され、このバッファが選択さ
れた場合には接続点５７が高レベルになる。 これに
より、トランジスタ５Ｂがオンとなって、ライン３９な
いし接続点５９のデータが３段のインバータｅｏ、 ｅ
ｔおよび６２により増幅され、接続点６３に伝えられる
。 読出しの場合には、制御回路３１からＮＡＮＯゲー
ト６５に印加された読出しコマンドＲにより、相補接続
された一対のトランジスタ６４がオンとなる。 すなわ
ち、読出し書込み制御信号Ｒ／Ｗが高レベルとなって読
出し動作を指定している場合には、読出しコマンドＲも
高レベルとなって、２個のトランジスタ６４がともにオ
ンとなる。 このときは書込みコマンドＷが低レベルで
あるため、それぞれが相補接続された２対のトランジス
タ８６．８７はオフとなる。 以上のようにして、ライ
ン３９のデータビットにより、接続点５８と、カスケー
ド接続のインへ−夕６０．８１．６２とトランジスタＢ
４とを介して、ライン１６が制御され。 読み出し動作が行なわれる。 他方、書き込み動作の場
合には、前記２個のトランジスタｆ１８．６７がオン、
対をなすトランジスタ６４がオフとされ、接続点５８（
およびライン３３）にはライン１Ｂからトランジスタ８
７を介してデータビットが入力し、また接続点８３（お
よびライン３８）にはこのビットの反転ビットが入力す
る。 かくて書き込み時には。 ライン１６による１本レールから、ライン３８．３８に
よる２本レールに、データの伝送経路が切り替えられる
こととなるのである。 Ｐチャンネルトランジスタ５５のゲートにはクロックＬ
が入力されるが、このクロ７りＬは２重目的をもつもの
である。 すなわちまず第１には、スタティックコラム
デコード動作で多重読出しを行なうような場合に、最初
の読み出し、で、「０」が読み取られた場合には、デー
タの変化はトランジスタ４３によりダンプされ、またｒ
ｌＪが読み取られた場合には、変化ががほとんど伝達さ
れない、 最悪の場合には、接続点５２はＶｄｄ−Ｖｔ
レベルまでフロートし、センスアンプ２Ｂによってこの
レベルに保持されることとなる０、クロックＬの第２の
目的は、接続点５１を、したがってトランジスタ５４の
ゲートをＶｄｄにプリチャージして、トランジスタ４３
を介して接続点５２ではじめにｒＯＪが読みとられた場
合には、トランジスタ５４に流れる電流サージ（すなわ
ちトランジスタ５４．ティン５２からライン３７．トラ
ンジスタ４３−ラインＢ５−１゜センスアップ２８Ｖｓ
ｓラインに流れるサージ）がなくなる、 この電流サ
ージは、接続点５２が低レベルとなると接続点５１が高
レベルとなってトランジスタ５４をオフとなるものであ
るため、唯一のスイッチング電流である。 つぎに第５図にセンスアンプ２Ｂの詳細な構造を示す、
同図にはさらに、センスアンプの２本のビットライン
３３．およびこれらビットラインと直交する５１２本の
行ライン３４のうち４本が示しである。 図示したセン
スアンプは、Ｎチャンネルの検出トランジスタ７１およ
びＰチャンネルトランジスタ７２をクロス接続した。
０ＭＯ５構成のフリップフロップ７０を用いたものであ
る。 検出点７３．７４は絶縁トランジスタのソースド
レインパスを介して、２本のビットライン３３にそれぞ
れ接続されている。 前記フリップフロップ７０の接地
側の接続点７８は、センスクロックＳｔおよびＳ２をゲ
ート入力とする２個のＮチャンネルトランジスタ７９．
８０を介して接地されている。 前記トランジスタ７８
はトランジスタ８０よりもはるかに小型のもので、まず
クロックＳｌが生成されると、低利得状態でＮチャンネ
ルトランジスタ７１により第１回目の検出が行なわれる
。 ″ｒｒ！、ｆｌＡラインＶｄｄ側では２接続点８１
がＰチャンネルトランジスタＢ２を介して電源に接続さ
れ、トランジスタ８２のゲートにはセンスクロックＳ２
が入力される。 このセンスクロックＳ２はセンスク
ロックＳ２の反転クロックパルスで、Ｐチャンネルシト
ランジスタフ２は、第２のセンスクロックＳ２が能動と
なった場合にのみ、動作を開始する、 したがって本
実施例においては、まずセンスクロックＳｌが現われた
後に５２およびＳ２が現われることにより、２つのイン
ターバルを有する検出動作が行なわれる。 また、それ
ぞれが対をなす前記トランジスタ７９．８０およびトラ
ンジスタ８２は。 ２個のブロック１０ａ、１０ｂの内の他のセンスアップ
２８、すなわち１０２４個のセンスアンプに対して、共
通に用いられるものである。 なお接続点７Ｂおよび８
１コよ、トランジスタ８３により電源電圧Ｖｄｄのほぼ
釉の電位にプリチャージされる。 前記ビットライン３３は３個のトランジスタ８４により
プリチャージされて等電位となるもので。 これらトランジスタ８４の各々のゲートにはイコライズ
クロック電圧Ｅが入力し、これらトランジスタ８４のう
ちの２個のソースは、基準電圧Ｖ ｒｅｆに接続されて
いる。 この基準電圧Ｖｒｅｆの値は前記電源電圧Ｖｄ
ｄの約局としであるため、電源からすべてのビットライ
ンに対するプリチャージに要する電・荷はごくわずかか
、あるいは実質的にゼロとすることができる。 すなわ
ち、各センスアンプ２Ｂについてビットライン３３の一
方が高レベル。 他方が低レベルになると一方が他方を充電するようにな
るため、必要な基準電圧Ｖ ｒｅｆ源からは漏洩その他
により生じた電位差分を供給するのみでよいこととなる
。 なお上記イコライズクロック電圧Ｅは、活性サイク
ル完了後１行アドレスストローブ信号ＲＡＳが高レベル
となったときに、制御回路３１（第１図）で生成される
。 前記メモリセルはそれぞれコンデンサ８５およびアクセ
ストランジスタ８Ｂからなっており、各行における５１
２個のアクセストランジスタ８６はすべて、そのゲート
が１木の行ライン３４に接続されている。 図示のブロ
ック内では、それぞれ５１２個のトランジスタ８Ｂから
なる各行ラインのうち、ただ１本の行ライン３４のトラ
ンジスタ８６が任意の一時点でオンとされ、したがって
各時点ではただ１個のメモリセルのコンデンサ８５のみ
が、所定のセンスアンプ２６のビットライン３３に接続
される。 なおこの場合、コンデンサ８５の記憶容量に対するビッ
トラインの容量の比を減少させるべく、それぞれ対をな
すビットライン３３に対して多数のビットラインセグメ
ント８７を設けである６ 各時点ではこれらビットライ
ンセグメント８７のうちの１本のみが、前記トランジス
タ８Ｂのうちの１個を介して該ビットライン３３に接続
される。 この場合。 たとえば各セグメント８７に３２個のメモリセルと接続
するとして、各センスアンプにつき本実施例では１６個
のビットラインセグメントが必要となる（１８Ｘ ３２
＝ ５１２）、 行デコーダｌｌａないしｌｌｂは。 ライン１４からの９ビツトの同等なアドレスビットのう
ち特定のビットに基いて、５１２木のうちの１本の行ラ
イン３４を選択するに当って、セグメント選択電圧ＳＳ
により１６本のライン８３のうちいずれか１本を選択す
る。 各対のビットライン３３にはそれぞれ１対のダミーセル
が設けてあり、これらのダミーセルはダミーコンデンサ
９０およびアクセストランジスタ９１によりこれを構成
する。 通常のごとく１選択されたメモリセルが図面左
側のビットライン３３上にある場合は１図面右側のダミ
ーセルをライン９２のうちの１本により選択し、また選
択されたメモリセルが図面右側のビットライン３３上に
ある場合は゛ ９図面左側のダミーセルを、同じくライ
ン９２のうちの１本により選択する。 なお９行アドレ
スのうち１ビツトは、これらダミーセルのライン９２の
いずれを選択するかを決定するのにも用いられる続いて
第６図を参照して、上記メモリデバイスの動作シーケン
スにつき説明する。 このメモリデバイスの能動サイク
ルは２行ストローブ信号ＲＡＳが＋５ｖからＯｖまで降
下した時間’Ｔｏで開始される、 ここでは、とりあ
えずメモリデバイスの読出しサイクルの場合を例として
説明することとし、したがって９時間Ｔｏでは読み出し
／書き込み制御信号Ｒ／Ｗの入力電圧が＋５ｖとなって
いるものとする。 この時間Ｔｏに先立つ時間はプリ
チャージサイクルであり、このプリチャージサイクル期
間中において前記イコライズ電圧Ｅがすでに高レベルと
されているため、上記時間ＴＯではすべてのビットライ
ン３３およびｔｘ Ｍ点７Ｂが、ここでは電源電圧Ｖｄ
ｄの埼すなわち＋２．５ｖに設定するとした基準電圧Ｖ
ｒｅＦにプリチャージされている。 プリチャージ
サイクルにおいてはさらに、すべてのライン８！１ｌＪ
ｚのセグメントセレクト電圧ＳＳも高レベルに保持され
るため、セグメント８７もすべて基準電圧Ｖｒｅｆにプ
リチャージされている。 上記のごとく時間ＴＯで行ア
ドレスストローブ信号ＲＡＳの電圧が降下するごとによ
り、前記イコライズ電圧Ｅが時間Ｔ１で降下し、このた
め、それぞれ対をなすビットラインが互いに電気的に分
離されるとともに、基準電圧Ｖ ｒｅＦ源からも切り離
される。 続いてセグメントセレクト電圧ＳＳが降下し
始め、セグメント８７をすべてビットラインから切り離
す、 行デコーダｌｌａ、 ｌｌｂが行アドレスに応答
する時間が経過した直後に１選択された５１２本のうち
の１本の行ライン３４および選択された２木のうちの１
本のダミーライン９２上のアドレス電圧ＸｗｄおよびＸ
ｄｕ■ （第６図）がそれぞれ上昇し始め９回時にライ
ン８８のうち１本のライン上のセグメント選択電圧も上
昇を開始する。 これらのアドレス電圧Ｘｗｄ、 Ｘｄｕ鵬およびセグメ
ント選択電圧ＳＳは比較的緩慢に上昇し、電源電圧Ｖｄ
ｄのレベルに達した後はＶｄｄ値以上の電圧レベルにま
でブーストされ、これにより前記アクセストランジスタ
８８．８８および９１における電圧Ｖｔの降下がゼロと
される。 時間Ｔ２でセンスクロックＳ２電圧の高レベ
ルにより、各センスアンプ２６がまず能動化され、高イ
ンピーダンス−Ｎチャンネルトランジスタ７９を導通さ
せることにより、メモリセルとダミーセルとの間の電圧
差による分離よりもはるかに大きな値でビットライン３
３どうしが分離されることとなる。 ただし、電源電圧
Ｖｄｄからトランジスタ７２を介して電流が少しでも流
れる前に９時間Ｔ３で電圧Ｔが降下して、ビットライン
３３を検出点７３および７４から分離する。 電圧Ｔが
降下した後、センスクロックＳ２の電圧が立ち上って、
大きな方のトランジスタ８０が導通し始め、またセンス
クロックＳ２の電圧降下によりＰチャンネルのロードト
ランジスタ８２も導通を開始する、 時間Ｔ４でセンス
クロックＳ２電圧が上昇し。 Ｓ２電圧が降下した後、電圧Ｔは電源電圧Ｖｄｄまで立
ち上る。 センスクロックＳ２Ｄは、センスクロックＳ
２のやや後でこれをゼロレベルとすることにより、Ｖｄ
ｄ電源からの電流スパイクの位相ずれを得るようにする
。 前記分離されたトランジスタ７５、７８が再びオン
とされた後１時間Ｔ５で検出作業が完了し、ビットライ
ン３３のうち１本が高レベル、他方が低レベル（０レベ
ル）とされ、これによりビットセレクトラインの電圧Ｂ
ＳＩまたはＢＳ２がオンとされ、ビットライン３３のう
ちの一方が第４図のライン４５．３７を介して接続点５
２に接続される。 Ｙ選択信号ＹｓｅｌｌおよびＹｓｅ
ｌ２の直後に、デコーダ４９および５Ｂからの出力が接
続点４８および５７で有効となって２選択されたデータ
ビー／ トがライン】６のうち適切なラインで有効とな
る。 このデータは、上記Ｗ選択信号Ｙｓｅｌ−１およびＹｓ
ｅｌ−２が高レベルになった若干後に、出力ピン１８上
で有効となる。 列アドレスが変更された場合には、ビット選択信号ＢＳ
Ｉ、 ＢＳ２およびＹ選択信号Ｙ ５ｅｌ−１，Ｙ
５ｅ１２の電圧が変化して、新たなデータビット出力を
生成する。 この場合２行アドレスは以前と同じアドレ
スに維持され、このたびのサイクルにおける最初の行ア
ドレスストローブ信号ＲＡＳにより選択されたデータは
すべて、センスアンプの検出点７３．７４にラッチされ
る。 かくて時間Ｔ５以前は第６図の場合とまったく同
様となり、スタチックコラムデコードの列アクセス時間
をきわめて短くすることが可能となる。 第７図は第４図で説明した中間出力バッファ回路の他の
構成例を示す、 この例では、入出力バッファ１１０（
第４図のバッファ２１−１−１に相当する）は、ライン
４５を介してただ１個のセンスアンプ２６と接続され、
また、ただ１本の中間入出力ラインセグメント１１１
（第４図の２本のライン３８゜３９にかわるもの）に
接続されている。 このラインセグメント１１１の一
つは、第２段の中間人出力バッファ１１２ （第４図
のバッファ２２−１に対応）を介して１図示のブロック
のデータ入出力ラインＩＢに接続されている。 さら
に前記と同様１列デコーダ４９．５８の出力するＹ選択
信号ＹｓｅｉｌおよびＹ ５ｅｌ−２は、いずれの中間
バッファをセグメント入出力ライン １１１及びデータ
入出力ライン１６に接 続するかを選択する。 この
Ｙ選択信号Ｙ ５ｅｌ−１およびその反転信号は、対を
なすＮチャンネルおよびＰチャンネルトランジスタ１１
３のゲートに印加され、これにより３２＠のうちの１ｇ
Ｉの接続点１１４がライン！１１に接続される。 また
Ｙ選択信号Ｙｓｅｌ−２は読出しくＲ）または、書込み
（Ｗ）のいずれが有効状態となっているかによりゲート
１１５または１１Ｂのいずれかをイネーブルとすること
により、コラムアドレスビット２３に基いて９図示の半
ブロックにおける８個のバッファ１１２のうちの１個に
ついて、読出し用のバッファ１１７または書込み用のバ
スゲート１１８のいずれかを活性化させる。 また読出
し信号Ｒおよび書込み信号Ｗは、バッファ＋１０内のパ
スゲー） １１９．１２０のいずれかを選択して、書込
み動作の場合は、ゲート１１９゜ライン１２１（センス
アンプに至る）、アンプ１２２．ライン１２３（センス
アップに至る）を介して２本レールのデータ経路で行な
い、また読取り動作の場合は、ライン１２１を介し、セ
ンスアンプ２６からアンプ１２２．ライン１２３．パス
ゲート１２０ 、ライン１１１およびバッファ１！７か
らライン１Ｂに至る１本レールのデータ経路で行なうよ
うにする。 トランジスタ４３．４４は、第４図と同
様に、ラインＢＳまたはラインＢＳと書込み信号Ｗとの
論理積により駆動される。 したがって読出し時には
トランジスタ４３が、あるいは書込み時にはトランジス
タ４３．４４が。 第６図の時間Ｔ５でオンとされる。 さらに第７図の回路において、入出力ラインセグメント
１１１（およびライン１８）は、バッファ１２２（およ
びバッファ１１７）により、読出し時にセンスアンプ２
Ｂの検出点７３ 、７４と有意に結合することがなく、
このため、入出力ラインの状態によってセンスアンプの
検出点に有意のレベル低下が生じることがない、 また
第４図の回路ではトランジスタ４６と接続点５２により
、読出し期間中にセンスアンプの検出点とライン３８の
間で結合が生じるが、セグメント容量はきわめて小さい
ため、センスアンプはこのような結合に対して迅速に応
答することが可能である。 こうした結合効果は。 トランジスタ４６に比較的小型のものを用いて当該の結
合にインピータンスをもたせるようにすることにより、
さらに減少させることができる。 また、デバイスのサ
イズは、接続点５２の電圧をセンスアンプ接続点５１の
電圧と無関係に制御するような比率とする。 この場
合はさらに第４図のバッファ２２−１で、バッファのア
ンプ２４−１ｔによって接続点１３０の電圧を接続点１
３１の電圧と無関係に制御するようにする。 なお、第４図のバッファ２４−１−１のアンプに。 付加的なバスゲートを設けて、読出し時における入出力
ラインの結合容量をフィルタ除去するようにしてもよく
、この場合、当該トランジスタのゲートは、書込み時に
のみ活性化されることとなる以上本発明の実施例につき
各種説明してきたが１本発明による半導体メモリデバイ
スはこれら実施例に限定されるものでなく、記載の実施
例に適宜各種の追加ないし変更を加えてもよいことはい
うまでもない。
第１図は本発明によるスタティックコラム入出力回路を
用いた１メガビツトサイズの半導体メモリデバイスを示
すブロック図、第２図は第１図に示したデバイスの一部
を示すブロック図、第３図は第２図に示した回路の一部
を示すブロック図、第４図は第３図に示した回路におけ
るマルチプレクサ、バッファおよび列選択回路を示す結
線図、第５図は第１図ないし第４図に示したセンスアン
プおよびメモリセルアレイを示す結線図、第６図は第１
図ないし第５図に示した回路における各接続点の電圧を
時間に関連して小才タイミングチャート図、第７図は第
４図に示した構成の変形例を示す結線図である。 １０ａ −１０ｄ 、 、 、メモリセルブロック。 １Ｂ、、、、、、、データ入出力ライン。 １５、１７． 、 、。、デコーダ。 ２２．２４．、、、、バッファ。 ２Ｂ、、、、、、、センスアンプ。 ３１２．１００．、制御回路。 手続補正書（方式） 昭和６０年ｌｏ Ｊ’ｕｇ ＩＪ ｌ 事件の表示 特願昭６０−１４５６５５号 ２ 発明の名称 半導体メモリゾ／ヘイス ３ 補正をする者 ■件との関係 特許出願人 住 所 アメリカ合衆国テキサス州、ダラス ノースセ
ントラル エクスプレスウェイ １３５００４代理人〒
１５０
用いた１メガビツトサイズの半導体メモリデバイスを示
すブロック図、第２図は第１図に示したデバイスの一部
を示すブロック図、第３図は第２図に示した回路の一部
を示すブロック図、第４図は第３図に示した回路におけ
るマルチプレクサ、バッファおよび列選択回路を示す結
線図、第５図は第１図ないし第４図に示したセンスアン
プおよびメモリセルアレイを示す結線図、第６図は第１
図ないし第５図に示した回路における各接続点の電圧を
時間に関連して小才タイミングチャート図、第７図は第
４図に示した構成の変形例を示す結線図である。 １０ａ −１０ｄ 、 、 、メモリセルブロック。 １Ｂ、、、、、、、データ入出力ライン。 １５、１７． 、 、。、デコーダ。 ２２．２４．、、、、バッファ。 ２Ｂ、、、、、、、センスアンプ。 ３１２．１００．、制御回路。 手続補正書（方式） 昭和６０年ｌｏ Ｊ’ｕｇ ＩＪ ｌ 事件の表示 特願昭６０−１４５６５５号 ２ 発明の名称 半導体メモリゾ／ヘイス ３ 補正をする者 ■件との関係 特許出願人 住 所 アメリカ合衆国テキサス州、ダラス ノースセ
ントラル エクスプレスウェイ １３５００４代理人〒
１５０
Claims (30)
- （１）読出し書込みメモリセルの行および列を有すると
ともに、前記メモリセルの列に接続された複数の差動セ
ンスアンプを備えたアレイと、前記センスアンプおよび
データ入出力手段 の間に接続された複数の中間入出力バッファおよびデコ
ード手段とからなり、 データの書込みは前記差動センスアンプの 両側に対して行ない、読出しは前記差動センスアンプの
片側のみから行なうようにしたことを特徴とする半導体
読出し書込みメモリデバイス。 - （２）前記複数の中間入出力バッファおよびデコード手
段は、複数のセグメントに分割された２本レールの中間
入出力バッファを含んでなる特許請求の範囲第１項に記
載の半導体読出し書込みメモリデバイス。 - （３）前記複数の中間入出力バッファおよびデコード手
段はバッファ回路と、列アドレスの一部を入力する第１
のデコーダとを含み、前記バッファ回路のうちあるもの
はこれを活性化するとともにあるものはこれを活性化し
ないこととしてなる特許請求の範囲第２項に記載の半導
体読出し書込みメモリデバイス。 - （４）半導体集積回路に形成した半導体メモリデバイス
において、 メモリセルの行および列からなるアレイと 前記メモリセルの列に接続され行アドレス 入力に応答して１行を選択するための行アドレス手段と
、 前記アレイのためのデータ入出力ラインと 複数のセグメントに分割された前記アレイ のための中間入出力バッファラインと、 第１の列選択手段を有し、かつそれぞれが 前記アレイの異なるグループに接続されるとともに、前
記複数のセグメントに分割された中間入出力バッファラ
インのうちの１本と接続された第１の中間入出力手段と
、 第２の列選択手段を有し、かつそれぞれが 前記複数のセグメントに分割された中間入出力バッファ
ラインのうちの１本と前記データ入出力ラインとの間に
接続された第２の中間入出力手段と前記第１および第２
の列選択手段に接続さ れた第１および第２の出力を有し、列アドレスを入力す
るようにした列アドレス手段とからなることを特徴とす
る半導体メモリデバイス。 - （５）前記データ入出力ラインはこれを１本線レールと
し、また前記複数のセグメントに分割された中間入出力
ラインの各々はこれを正相および補相ラインからなる２
本線レールとしてなる特許請求の範囲第４項に記載の半
導体メモリデバイス。 - （６）前記メモリセルはこれをダイナミック１トランジ
スタセルとするとともに、前記列の各々はこれを差動セ
ンスアンプとしてなる特許請求の範囲第４項に記載の半
導体メモリデバイス。 - （７）前記第１のバッファ手段はこれを列のセンスアン
プと接続させることにより、読出しは１本線レールで、
また書込みは２本線レールで行なうようにしてなる特許
請求の範囲第６項に記載の半導体メモリデバイス。 - （８）前記第１のバッファ手段のうち１個のみ、および
前記第２のバッファ手段のうち１個のみを所定の列アド
レスにより活性化することとしてなる特許請求の範囲第
４項に記載の半導体メモリデバイス。 - （９）前記複数のセグメントに分割された中間入出力ラ
インの各々の容量はこれを前記データ入出力ラインの容
量よりも小さくしてなる特許請求の範囲第８項に記載の
半導体メモリデバイス。 - （１０）メモリセルの行および列からなり、Ｎを平方数
としてＮ個設け、Ｍを整数としてＭ個のサブアレイに区
分し、各サブアレイが前記の行および列に配列したＮ／
Ｍ個のメモリセルを有するべくしたアレイと、 少なくともＭ個のデータ入出力ラインと、 複数ビットの行アドレスおよび複数ビット の列アドレスを生成するためのアドレス入力手段と、 前記行アドレスを入力し、前記サブアレイ の前記行に結合された出力を有する行デコーダ手段とか
らなり、 前記サブアレイの各々はＲを平方数として Ｒ個の複数の中間データ入出力セグメントラインを有し
、 前記中間データ入出力セグメントラインの 各々は前記列アドレスの一部を入力する第１のＹ選択回
路を介してこれを前記サブアレイの前記列のうちＳを平
方数として複数のＳ個に選択的に接続し、 前記Ｍ個のデータ入出力ラインの各々は前 記列アドレスの一部を入力する第２のＹ選択回路を介し
てこれを前記Ｒ個の複数の中間データ入出力セグメント
ラインに選択的に接続したことを特徴とする半導体メモ
リデバイス。 - （１１）前記中間データ入出力セグメントラインの各々
はこれを２本線レールとし、また前記データ入出力ライ
ンの各々はこれを１本線レールとしてなる特許請求の範
囲第１０項に記載の半導体メモリデバイス。 - （１２）前記アレイはＢおよびＣをいずれも整数の平方
数としかつＣをＢよりも大としてＢ個の行とＣ個の列と
からなることとしてなる特許請求の範囲第１０項に記載
の半導体メモリデバイス。 - （１３）前記サブアレイの各々はＣ／ＭをＲよりも大か
つＳよりも大としてＣ／Ｍ個の列を有することとしてな
る特許請求の範囲第１２項に記載の半導体メモリデバイ
ス。 - （１４）前記列の各々は一対のビットラインを含み、こ
れらビットラインの間に１個の差動センスアンプを介在
させてなる特許請求の範囲第１０項に記載の半導体メモ
リデバイス。 - （１５）前記一対のビットラインの各々は、前記第１お
よび第２のＹ選択回路を介して前記データ入出力ライン
に２本線レールの書込み経路および１本線レールの読出
し経路によりこれを接続させてなる特許請求の範囲第１
４項に記載の半導体メモリデバイス。 - （１６）前記メモリセルはこれをダイナミック１トラン
ジスタ読出し書込みセルとしてなる特許請求の範囲第１
５項に記載の半導体メモリデバイス。 - （１７）前記アドレス入力手段には行アドレスおよび列
アドレスを時間分割多重化方式で入力させるようにして
なる特許請求の範囲第１６項に記載の半導体メモリデバ
イス。 - （１８）前記行アドレスはこれをアドレスストローブ信
号によってのみ前記行アドレスデコーダにゲートし、前
記アドレスはこれをアドレスストローブ信号を用いるこ
となく前記第１および第２のＹ選択回路に供給するよう
にしてなる特許請求の範囲第１７項に記載の半導体メモ
リデバイス。 - （１９）前記セグメントラインの各々はこれを正相およ
び補相ラインからなる２本線レールとしてなる特許請求
の範囲第１７項に記載の半導体メモリデバイス。 - （２０）前記セグメントラインの各々の容量はこれを前
記データ入出力ラインの各々の容量よりもはるかに小さ
くしてなる特許請求の範囲第１９項に記載の半導体メモ
リデバイス。 - （２１）Ｎ、Ｍ、Ｂ、Ｃをそれぞれ整数の平方数とし、
かつＮ＞Ｃ＞Ｂ＞ＭでしかもＮの平方根をＢよりも大と
して、Ｂ個の行およびＣ個の列に配列され、各列を差動
センスアンプとして構成したＮ個のメモリセルからなり
、Ｍ個のサブアレイに区分し、各サブアレイが前記の行
およびＣ／Ｍ個の列に配列したＮ／Ｍ個のメモリセルを
有するべくしたアレイと、 少なくともＭ個の１本線レールデータ入出 力ラインと、 前記バー上に設け、該バーの外部からのア ドレス入力を受けて複数ビットの行アドレスと複数ビッ
トの列アドレスを生成するためのアドレス入力手段と、 前記バー上に設け、前記行アドレスを入力 し、前記サブアレイの前記行に結合された出力を有する
行デコーダ手段と、 前記バー上に設け、前記列アドレスを入力 し、少なくとも前記第１および第２の出力を有する列デ
コーダ手段とからなり、 中間データ入出力セグメントラインの各々 は第１のバッファを介してこれを前記サブアレイの前記
Ｃ／Ｍ個の列の前記センスアンプのうちＳを平方数とし
て複数のＳ個に選択的に接続し、前記第１のバッファは
前記列デコーダ手段の前記第１の出力を入力する第１の
Ｙ選択回路を有し、前記Ｍ個のデータ入出力ラインの各
々は第 ２のバッファ手段を介してこれを前記サブアレイの前記
Ｒ本のセグメントラインに選択的に接続し、前記第２の
バッファ手段は前記列デコーダ手段の前記第２の出力を
入力する第２のＹ選択回路を有するべくしたことを特徴
とする半導体ダイナミックメモリデバイス。 - （２２）前記中間データ入出力セグメントラインの入力
手段と、 各々はこれを正相および補相ラインからなる２本線レー
ルとしてなる特許請求の範囲第２１項に記載の半導体読
出し書込みメモリデバイス。 - （２３）前記第１および第２のバッファ手段により前記
センスアンプに対する書込み用の２本線レールおよび該
センスアンプからの読出し用の１本線レールを形成して
なる特許請求の範囲第２１項に記載の半導体ダイナミッ
クメモリデバイス。 - （２４）前記列の各々は一対のビットラインを含み、こ
れらビットラインの間に１個の差動センスアンプを介在
させてなる特許請求の範囲第２１項に記載の半導体ダイ
ナミックメモリデバイス。 - （２５）前記一対のビットラインの各々は前記第１およ
び第２のバッファ手段を介して前記データ入出力ライン
に２本線レールの書込み経路および１本線レールの読出
し経路により接続させてなる特許請求の範囲第２４項に
記載の半導体ダイナミックメモリデバイス。 - （２６）前記メモリセルはこれをダイナミック１トラン
ジスタ読出し書込みセルとしてなる特許請求の範囲第２
５項に記載の半導体ダイナミックメモリデバイス。 - （２７）前記アドレス入力手段には前記アドレス入手段
力として行アドレスおよび列アドレスを時間分割多重化
方式で入力させるようにしてなる特許請求の範囲第２６
項に記載の半導体ダイナミックメモリデバイス。 - （２８）前記行アドレスはこれをアドレスストローブ信
号によってのみ前記行アドレスデコーダにゲートし、前
記アドレスはこれを前記アドレスストローブ信号を用い
ることなく前記第１および第２の選択手段に供給するよ
うにしてなる特許請求の範囲第２７項に記載の半導体ダ
イナミックメモリデバイス。 - （２９）前記セグメントラインの各々はこれを正相およ
び補相ラインからなる２本線レールとしてなる特許請求
の範囲第２８項に記載の半導体ダイナミックメモリデバ
イス。 - （３０）前記セグメントラインの各々の容量はこれを前
記データ入出力ラインの各々の容量よりもはるかに小さ
くすることにより、前記第１のバッファ手段を介して生
ずる結合による前記ビットラインに対する負荷を減少さ
せるようにしてなる特許請求の範囲第２９項に記載の半
導体ダイナミックメモリデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/626,791 US4630240A (en) | 1984-07-02 | 1984-07-02 | Dynamic memory with intermediate column derode |
| US626791 | 1990-12-11 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052583A Division JPH04212775A (ja) | 1984-07-02 | 1991-03-18 | 半導体メモリデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6177194A true JPS6177194A (ja) | 1986-04-19 |
| JPH0529990B2 JPH0529990B2 (ja) | 1993-05-06 |
Family
ID=24511868
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60145655A Granted JPS6177194A (ja) | 1984-07-02 | 1985-07-02 | 半導体読み出し書込みメモリデバイス |
| JP3052583A Pending JPH04212775A (ja) | 1984-07-02 | 1991-03-18 | 半導体メモリデバイス |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052583A Pending JPH04212775A (ja) | 1984-07-02 | 1991-03-18 | 半導体メモリデバイス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4630240A (ja) |
| JP (2) | JPS6177194A (ja) |
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1985
- 1985-07-02 JP JP60145655A patent/JPS6177194A/ja active Granted
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1991
- 1991-03-18 JP JP3052583A patent/JPH04212775A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292292A (ja) * | 1985-06-19 | 1986-12-23 | Toshiba Corp | 半導体記憶装置 |
| JPH0513359B2 (ja) * | 1985-06-19 | 1993-02-22 | Tokyo Shibaura Electric Co | |
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| JPH0562471A (ja) * | 1989-01-23 | 1993-03-12 | Texas Instr Inc <Ti> | コラム選択回路 |
| JPH0330199A (ja) * | 1989-06-13 | 1991-02-08 | Samsung Electron Co Ltd | メモリテスト用マルチバイトワイド並列ライト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529990B2 (ja) | 1993-05-06 |
| US4630240A (en) | 1986-12-16 |
| JPH04212775A (ja) | 1992-08-04 |
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