JPS62208491A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62208491A JPS62208491A JP61048403A JP4840386A JPS62208491A JP S62208491 A JPS62208491 A JP S62208491A JP 61048403 A JP61048403 A JP 61048403A JP 4840386 A JP4840386 A JP 4840386A JP S62208491 A JPS62208491 A JP S62208491A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- serial
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000012546 transfer Methods 0.000 claims abstract description 26
- 230000003068 static effect Effects 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 abstract description 21
- 230000006870 function Effects 0.000 abstract description 12
- 238000003491 array Methods 0.000 abstract description 11
- 230000005540 biological transmission Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 3
- 238000012905 input function Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 1
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multimedia (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関するもので、例えば、
画像処理用等のためのシリアル入出力機能とランダム入
出力機能とを備えたデュアルポートメモリに利用して有
効な技術に関するものである。
画像処理用等のためのシリアル入出力機能とランダム入
出力機能とを備えたデュアルポートメモリに利用して有
効な技術に関するものである。
文字及び図形をＣＲＴ （陰極線管）の画面上に表示さ
せるためにを効な画像処理用のメモリとして、例えば、
日経マグロウヒル社１９８５年２月１１日付「日経エレ
クトロニクス１頁２１９〜頁２２９及び１９８５年８月
１２日付「日経エレクトロニクス」頁２１１〜貞２４０
に記載されたデュアルポートメモリが公知である。
せるためにを効な画像処理用のメモリとして、例えば、
日経マグロウヒル社１９８５年２月１１日付「日経エレ
クトロニクス１頁２１９〜頁２２９及び１９８５年８月
１２日付「日経エレクトロニクス」頁２１１〜貞２４０
に記載されたデュアルポートメモリが公知である。
前者のデュアルポートメモリは、メモリアレイの信号を
シフトレジスタにパラレル転送して、それをシリアルに
出力させ、或いはシフトレジスタにシリアルに信号を入
力してメモリアレイにパラレルに書き込むものである。
シフトレジスタにパラレル転送して、それをシリアルに
出力させ、或いはシフトレジスタにシリアルに信号を入
力してメモリアレイにパラレルに書き込むものである。
したがって、シリアル入出ノＪにおいて、先頭アドレス
が固定されてしまうため、その用途が限定されてしまう
。
が固定されてしまうため、その用途が限定されてしまう
。
一方、後者のデュアルポートメモリは、メモリアレイの
ランダムアクセス動作のためと、シリアル出力動作のた
めにそれぞれ専用のデコーダ回路を必要とするものであ
るため、その回路構成が複雑になる。また、シリアル出
力動作は、メモリアレイのデータの信号をパラレルに取
り込み、シリアルに出力させるダイナミック型のラッチ
回路を増幅回路としても作用させろものであるため、シ
リアル出力機能のみでシリアル入力機能を持たない。
ランダムアクセス動作のためと、シリアル出力動作のた
めにそれぞれ専用のデコーダ回路を必要とするものであ
るため、その回路構成が複雑になる。また、シリアル出
力動作は、メモリアレイのデータの信号をパラレルに取
り込み、シリアルに出力させるダイナミック型のラッチ
回路を増幅回路としても作用させろものであるため、シ
リアル出力機能のみでシリアル入力機能を持たない。
この発明の目的は、回路の簡素化と機能の向上を図った
半導体記憶装置を提供することにある。
半導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、メモリアレイを構成するデータ線と第１の共
通データ線との間に設けられたランダム入出力用のカラ
ムスイッチ回路の選択信号と、上記メモリアレイのデー
タ線との間で信号をパラレルに授受するラッチ回路と第
２の共通のデータ線との間に設けられたシリアル入出力
用のスイッチＭＯ３ＦＥＴの選択信号を形成するシフト
レジスタの初期値とを、共通のカラムデコーダ回路によ
り形成するものである。
通データ線との間に設けられたランダム入出力用のカラ
ムスイッチ回路の選択信号と、上記メモリアレイのデー
タ線との間で信号をパラレルに授受するラッチ回路と第
２の共通のデータ線との間に設けられたシリアル入出力
用のスイッチＭＯ３ＦＥＴの選択信号を形成するシフト
レジスタの初期値とを、共通のカラムデコーダ回路によ
り形成するものである。
上記した手段によれば、シリアル入出力とランダム入出
力を可能にし、かつ、ランダム入出力用の選択信号と、
シリアル入出力用の初期アドレスとを共通のカラムデコ
ーダ回路により形成することにより回路の簡素化を図る
ことができる。
力を可能にし、かつ、ランダム入出力用の選択信号と、
シリアル入出力用の初期アドレスとを共通のカラムデコ
ーダ回路により形成することにより回路の簡素化を図る
ことができる。
第１図には、この発明の一実施例のブロック図が示され
ている。同図の各回路ブロックは、公知の半４体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成される
。同図の主要な各回路ブロックは、１つのチップ上の実
際の幾何学的な配置に合わせて描かれている。
ている。同図の各回路ブロックは、公知の半４体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成される
。同図の主要な各回路ブロックは、１つのチップ上の実
際の幾何学的な配置に合わせて描かれている。
この実施例の半導体記憶装置は、特に制限されないが、
１ビツトの単位でアクセスされる（×１ビット構成）ダ
イナミック型ＲＡＭのメモリアレイを基本構成として、
以下に説明するように画像処理動作のためのシリアル入
出力機能を実現するための各回路が付加される。例えば
、カラー画像処理のために、赤、青、緑及び輝度の４ビ
ツトからなる信号を記４ｇさせる場合、同図におけろメ
モリアレイＭ−ＡＲＹと、ランダム入出力用口１ｌ１１
０とシリアル入力出力用回路ＳＩＯとがそれぞれ上記各
信号に対応されて合計４組から構成される。
１ビツトの単位でアクセスされる（×１ビット構成）ダ
イナミック型ＲＡＭのメモリアレイを基本構成として、
以下に説明するように画像処理動作のためのシリアル入
出力機能を実現するための各回路が付加される。例えば
、カラー画像処理のために、赤、青、緑及び輝度の４ビ
ツトからなる信号を記４ｇさせる場合、同図におけろメ
モリアレイＭ−ＡＲＹと、ランダム入出力用口１ｌ１１
０とシリアル入力出力用回路ＳＩＯとがそれぞれ上記各
信号に対応されて合計４組から構成される。
特に制限されないが、この実施例では、カラムデコーダ
回路Ｃ−ＤＣＲを中心として、左右対称的に一対のメモ
リアレイＭ−ＡＲＹＯとＭ−／ｌ？Ｙ１とが配置される
。上記カラムデコーダ回路Ｃ−ＤＣＲと上記一対のメモ
リアレイＭ−ＡＲＹＯとＭ−ＡＲＹｌとの間には、以下
に説明するようなランダム入出力用の選択回路ｃ−ｓｗ
ｏ、ｃ−５ＷＩと、シリアル入出力用の選択回路ＳＲ＆
ＳＷＯ，ＳＲ＆ＳＷ１が配置される。
回路Ｃ−ＤＣＲを中心として、左右対称的に一対のメモ
リアレイＭ−ＡＲＹＯとＭ−／ｌ？Ｙ１とが配置される
。上記カラムデコーダ回路Ｃ−ＤＣＲと上記一対のメモ
リアレイＭ−ＡＲＹＯとＭ−ＡＲＹｌとの間には、以下
に説明するようなランダム入出力用の選択回路ｃ−ｓｗ
ｏ、ｃ−５ＷＩと、シリアル入出力用の選択回路ＳＲ＆
ＳＷＯ，ＳＲ＆ＳＷ１が配置される。
上記メモリアレイＭ−ＡＲＹＯとＭ−ＡＲＹｌは、マト
リックス配置されたアドレス選択用ＭＯ３ＦＥＴ（絶縁
ゲート型電界効果トランジスタ）と情報記憶用のキャパ
シタとからなるダイナミック型メモリセルを含んでいる
。上記メモリセルのアドレス選択用ＭＯＳ Ｆ ＥＴは
、そのゲートが対応するワード線に結合され、ドレイン
がデータ線に結合される。上記ワード線とデータ線とは
、公知の２交点（折り返しピッ１−線又はディジット線
）方式により（Ｉ！成され、上記メモリセルのアドレス
選択用ＭＯＳ Ｆ ＥＴのドレインは、上記一対の平行
に配置された相補データ線のうち、対応する一方のデー
タ線に結合される。また、上記相補データ線には、図示
しないが、プリチャージ回路、センスアンプ及びアクテ
ィブリストア回路がそれぞれ設けられる。これらの各回
路は、同図のメモリアレイＭ−ＡＲＹＯ及びＭ−ＡＲＹ
ｌにそれぞれ含まれると理解されたい。このようなメモ
リアレイの構成は、公知のダイナミック型ＲＡＭのそれ
と同様であるので、その詳細な説明を省略する。
リックス配置されたアドレス選択用ＭＯ３ＦＥＴ（絶縁
ゲート型電界効果トランジスタ）と情報記憶用のキャパ
シタとからなるダイナミック型メモリセルを含んでいる
。上記メモリセルのアドレス選択用ＭＯＳ Ｆ ＥＴは
、そのゲートが対応するワード線に結合され、ドレイン
がデータ線に結合される。上記ワード線とデータ線とは
、公知の２交点（折り返しピッ１−線又はディジット線
）方式により（Ｉ！成され、上記メモリセルのアドレス
選択用ＭＯＳ Ｆ ＥＴのドレインは、上記一対の平行
に配置された相補データ線のうち、対応する一方のデー
タ線に結合される。また、上記相補データ線には、図示
しないが、プリチャージ回路、センスアンプ及びアクテ
ィブリストア回路がそれぞれ設けられる。これらの各回
路は、同図のメモリアレイＭ−ＡＲＹＯ及びＭ−ＡＲＹ
ｌにそれぞれ含まれると理解されたい。このようなメモ
リアレイの構成は、公知のダイナミック型ＲＡＭのそれ
と同様であるので、その詳細な説明を省略する。
上記メモリアレイＭ−ＡＲＹＯとＭ−ＡＲＹｌにおける
相補データ線は、一方においてカラムスイッチ回路Ｃ−
３ＷＯ，Ｃ−３ＷＩを介してランダム入出力用の共通デ
ータ線ＣＤＯとＣＤＩにそれぞれ接続される。
相補データ線は、一方においてカラムスイッチ回路Ｃ−
３ＷＯ，Ｃ−３ＷＩを介してランダム入出力用の共通デ
ータ線ＣＤＯとＣＤＩにそれぞれ接続される。
上記相補データ線は、他方においてパラレル転送用スイ
ッチ回路Ｓ−３ＷＯ，Ｓ−３ＷＩを介してデータ保持用
のラッチ回路ＤＦＦＯ，０ＦＦＩの入出力端子に結合さ
れる。このラッチ回路ＤＦＦＯ，ＤＦＦＩの入出力端子
は、シフトレジスタＳＲとスイッチ回路ＳＷからなるシ
リアル選択回路ＳＲ＆ＳＷＯ，ＳＲ＆ＳＷ１の上記各ス
イッチ回路を介してシリアル入出力用の共通データｋＡ
ＣＤ’ ０．ＣＤ’ １にそれぞれ１妾に売される
。
ッチ回路Ｓ−３ＷＯ，Ｓ−３ＷＩを介してデータ保持用
のラッチ回路ＤＦＦＯ，０ＦＦＩの入出力端子に結合さ
れる。このラッチ回路ＤＦＦＯ，ＤＦＦＩの入出力端子
は、シフトレジスタＳＲとスイッチ回路ＳＷからなるシ
リアル選択回路ＳＲ＆ＳＷＯ，ＳＲ＆ＳＷ１の上記各ス
イッチ回路を介してシリアル入出力用の共通データｋＡ
ＣＤ’ ０．ＣＤ’ １にそれぞれ１妾に売される
。
この実施例では、任意のビットからのシリアル入出力を
可能にするため、シフトレジスタＳＲの最終段の出力信
号は、初段回路側に帰還させるようにされる。これによ
って、シフトレジスタＳＲは、リング状のシフト動作を
行うものとされる。
可能にするため、シフトレジスタＳＲの最終段の出力信
号は、初段回路側に帰還させるようにされる。これによ
って、シフトレジスタＳＲは、リング状のシフト動作を
行うものとされる。
上記シフ１〜レジスクＳＲは、後述するシリアル転送モ
ードの時にカラムデコーダＣ−ＤＣＲから供給されるカ
ラムアドレス信号のデコード信号によってぞの初期値（
論理“ｌ”）が設定される。言い換えるならば、シフト
レジスタＳＲには、カラムアドレス信号によって指示さ
れたメモリアレイの相補データ線に対応されたビットに
、論理“１”の選択信号が設定される。上記シフトレジ
スタＳＲは、外部端子ＣＬＫから供給されたクロック信
号に基づいて、タイミング制御回路ＴＣにより形成され
たシフトクロック信号φＯとφ１を受けて、上記選択信
号（論理“１”）のシフト動作を行う。この場合、上記
シフトクロック信号φＯとφｌは、上記外部端子ＣＬＫ
から供給されるクロック信号の２倍の周期を持ち、互い
にその周期が半周期の位相差を持つようにされる。これ
によって、左右のメモリアレイＭ−ＡＲＹＯとＭ−ＡＲ
ＹＩの信号が交互にシリアルに出力される。このように
することによって、シフトレジスタのシフト動作をクロ
ック信号ＣＬＫの１７２の周波数で動作させることがで
きる。このことはシフトレジスタ側からみた場合、その
上限動作周波数の２倍の高い周波数でシリアル信号の入
出力を行うことができることを意味する。
ードの時にカラムデコーダＣ−ＤＣＲから供給されるカ
ラムアドレス信号のデコード信号によってぞの初期値（
論理“ｌ”）が設定される。言い換えるならば、シフト
レジスタＳＲには、カラムアドレス信号によって指示さ
れたメモリアレイの相補データ線に対応されたビットに
、論理“１”の選択信号が設定される。上記シフトレジ
スタＳＲは、外部端子ＣＬＫから供給されたクロック信
号に基づいて、タイミング制御回路ＴＣにより形成され
たシフトクロック信号φＯとφ１を受けて、上記選択信
号（論理“１”）のシフト動作を行う。この場合、上記
シフトクロック信号φＯとφｌは、上記外部端子ＣＬＫ
から供給されるクロック信号の２倍の周期を持ち、互い
にその周期が半周期の位相差を持つようにされる。これ
によって、左右のメモリアレイＭ−ＡＲＹＯとＭ−ＡＲ
ＹＩの信号が交互にシリアルに出力される。このように
することによって、シフトレジスタのシフト動作をクロ
ック信号ＣＬＫの１７２の周波数で動作させることがで
きる。このことはシフトレジスタ側からみた場合、その
上限動作周波数の２倍の高い周波数でシリアル信号の入
出力を行うことができることを意味する。
上記共通データ線ＣＤＯ，ＣＤＩは、メインアンプとデ
ータ出カバソファからなる出力回路と、データ入力バッ
ファからなる入力回路とからなるランダム入出力回路Ｉ
１０を介してランダム入出力端子りに結合される。上記
共通データ線ＣＤ’０、ＣＤ’ １は、メインアンプ
とデータ出カバソファからなる出力回路と、データ入力
バッファからなる入力回路とからなるシリアル入出力回
路ＳＩＯを介してシリアル人出力端子Ｄｓに結合される
。上記シリアル入出力用の各回路は、スタティック型回
路により構成される。
ータ出カバソファからなる出力回路と、データ入力バッ
ファからなる入力回路とからなるランダム入出力回路Ｉ
１０を介してランダム入出力端子りに結合される。上記
共通データ線ＣＤ’０、ＣＤ’ １は、メインアンプ
とデータ出カバソファからなる出力回路と、データ入力
バッファからなる入力回路とからなるシリアル入出力回
路ＳＩＯを介してシリアル人出力端子Ｄｓに結合される
。上記シリアル入出力用の各回路は、スタティック型回
路により構成される。
ロウアドレスバッファＲ−ＡＤＢは、ロウアドレススト
ローブ信号ＲＡＳにより形成された図示しないタイミン
グ信号に同期して外部アドレス信号ＡＸＯ−ＡＸｎを取
込み、ロウ）′ドレスデコーダＲ−ＤＣＲＯ，Ｒ−ＤＣ
ＲＩに伝える内部相補アドレス信号を形成する。ロウア
ドレスデコーダＲ−ＤＣＲＯ，Ｒ−ＤＣＲＩは、上記ロ
ウアドレスバッファＲ−ＡＤＢから供給されるアドレス
信号の解続を行うとともに、図示しないワード線選択タ
イミング信号に同期して所定のワード線（及びダミーワ
ード線）の選択動作を行う。
ローブ信号ＲＡＳにより形成された図示しないタイミン
グ信号に同期して外部アドレス信号ＡＸＯ−ＡＸｎを取
込み、ロウ）′ドレスデコーダＲ−ＤＣＲＯ，Ｒ−ＤＣ
ＲＩに伝える内部相補アドレス信号を形成する。ロウア
ドレスデコーダＲ−ＤＣＲＯ，Ｒ−ＤＣＲＩは、上記ロ
ウアドレスバッファＲ−ＡＤＢから供給されるアドレス
信号の解続を行うとともに、図示しないワード線選択タ
イミング信号に同期して所定のワード線（及びダミーワ
ード線）の選択動作を行う。
カラムアドレスバッファＣ−ＡＤＨは、遅れて供給され
るカラムアドレスストロ−ブイ８号ＣＡＳにより形成さ
れた図示しないタイミングイδ号に同期して外部アドレ
ス信号Ａ Ｙ Ｏ” Ａ Ｙ ｎを取込みカラムアドレ
スデコーダＣ−ＤＣＨに伝える。カラムアドレスデコー
ダＣ−０ＣＲは、カラムアドレスバッファＣ−ＡＤＢか
ら供給されるアドレス信号の解読を行うとともに、図示
しないデータ線選択（カラムスイッチ選択）タイミング
信号に同期してデータ線の選択動作を行う、後述するメ
モリのデータのパラレルな転送動作モードにおいて、カ
ラムアドレスデコーダＣ−ＤＣＨにおける上記データ線
の選択信号に対応されたデコード出力は、上記シフトレ
ジスタＳＲの初期値（論理“１“）を形成するために用
いられる。
るカラムアドレスストロ−ブイ８号ＣＡＳにより形成さ
れた図示しないタイミングイδ号に同期して外部アドレ
ス信号Ａ Ｙ Ｏ” Ａ Ｙ ｎを取込みカラムアドレ
スデコーダＣ−ＤＣＨに伝える。カラムアドレスデコー
ダＣ−０ＣＲは、カラムアドレスバッファＣ−ＡＤＢか
ら供給されるアドレス信号の解読を行うとともに、図示
しないデータ線選択（カラムスイッチ選択）タイミング
信号に同期してデータ線の選択動作を行う、後述するメ
モリのデータのパラレルな転送動作モードにおいて、カ
ラムアドレスデコーダＣ−ＤＣＨにおける上記データ線
の選択信号に対応されたデコード出力は、上記シフトレ
ジスタＳＲの初期値（論理“１“）を形成するために用
いられる。
タイミング制御回路ＴＣは、外部端子から供給されたア
ドレスストローブ信号ＲＡＳ、ＣＡＳ。
ドレスストローブ信号ＲＡＳ、ＣＡＳ。
ライトイネーブル信号ＷＥ、データ転送及び出カイネー
ブル信号ＤＴ１０Ｅ、シリアル出カイネーブル信号ＳＯ
Ｅ及びシリアル人出力の動作に用いられるクロック信号
ＣＬＫを受け、動作モードの識別と、それに応じた各種
タイミング信号を形成する。
ブル信号ＤＴ１０Ｅ、シリアル出カイネーブル信号ＳＯ
Ｅ及びシリアル人出力の動作に用いられるクロック信号
ＣＬＫを受け、動作モードの識別と、それに応じた各種
タイミング信号を形成する。
前述したように、第１図に示されるメモリアレイＭ−Ａ
ＲＹＱとＭ−ＡＲＹ ｌ及びこれらの間に配置されてい
る各回路ブロックは、１つのチップ上において実際にこ
のような幾何的配置とされる。
ＲＹＱとＭ−ＡＲＹ ｌ及びこれらの間に配置されてい
る各回路ブロックは、１つのチップ上において実際にこ
のような幾何的配置とされる。
これにより、後に詳述するように、ランダム入出力、シ
リアル入出力を可能とし、さらに、その機能を高め、集
積度を向上できる。
リアル入出力を可能とし、さらに、その機能を高め、集
積度を向上できる。
第２図には、上記ランダム入出力用及びシリアル入出力
用の各回路の具体的一実施例の回路図が示されている。
用の各回路の具体的一実施例の回路図が示されている。
同図において、ＰチャンネルＭＯＳＦＥＴは、そのチャ
ンネル部分に矢印が付加されることによってＮチャンネ
ル部分 Ｓ Ｆ ＥＴと区別される。
ンネル部分に矢印が付加されることによってＮチャンネ
ル部分 Ｓ Ｆ ＥＴと区別される。
また、第１図のブロック図では、一対の回路から構成さ
れるため、各回路ブロックにはそれを区別するための数
字が付しであるが、上記一対の回路はその配置が異なる
だけで同一の回路により構成されることより、第２図の
実施例回路では上記一対の回路を区別する数字が省略さ
れている。
れるため、各回路ブロックにはそれを区別するための数
字が付しであるが、上記一対の回路はその配置が異なる
だけで同一の回路により構成されることより、第２図の
実施例回路では上記一対の回路を区別する数字が省略さ
れている。
メモリアレイＭ−ＡＲＹにおける相補データ綿Ｄｏ、Ｄ
ｏは、ランダム入出力用の単位のカラムスイッチ回路ｕ
ｃ−ｓｗを構成するスイッチＭＯ３ＦＥＴＱｌ１３とＱ
１７を介してランダム入出力用の共通相補データ線ＣＤ
、ＣＤに接続される。
ｏは、ランダム入出力用の単位のカラムスイッチ回路ｕ
ｃ−ｓｗを構成するスイッチＭＯ３ＦＥＴＱｌ１３とＱ
１７を介してランダム入出力用の共通相補データ線ＣＤ
、ＣＤに接続される。
これらのスインｆＭｏ Ｓ Ｆ Ｅ’ｒ Ｑ １６とＱ
１７（７）ゲートには、カラムデコーダＣ−０ＣＲの選
択出力信号ソＯが供給される。
１７（７）ゲートには、カラムデコーダＣ−０ＣＲの選
択出力信号ソＯが供給される。
上記メモリアレイＭ−ＡＲＹにおける相補データ線ＤＯ
，ＤＯは、他方において羊位のパラレル転送用のスイッ
チ回路ＵＳ−ＳＷを構成するＭＯ３ＦＥＴＱ５とＱ６を
介して単位のデータラッチ回路ｕ Ｄ Ｆ Ｋｒの人出
力ノードＤＯ’ 、ＤＯ’ に結合される。上記ＭＯ３
ＦＥＴＱ５とＱ６のゲートには、他の同様なＭＯＳ Ｆ
ＥＴとともに転送タイミング信号φＳが供給され、Ｍ
Ｏ３ＦＥＴＱ５゜Ｑ６はこれによりスイッチ制御される
。
，ＤＯは、他方において羊位のパラレル転送用のスイッ
チ回路ＵＳ−ＳＷを構成するＭＯ３ＦＥＴＱ５とＱ６を
介して単位のデータラッチ回路ｕ Ｄ Ｆ Ｋｒの人出
力ノードＤＯ’ 、ＤＯ’ に結合される。上記ＭＯ３
ＦＥＴＱ５とＱ６のゲートには、他の同様なＭＯＳ Ｆ
ＥＴとともに転送タイミング信号φＳが供給され、Ｍ
Ｏ３ＦＥＴＱ５゜Ｑ６はこれによりスイッチ制御される
。
単位のラッチ回路Ｕ Ｄ １？ Ｆは、特に制限されな
いが、ＮチャンネルＭＯ３ＦＥＴＱ７．Ｑ９とＰチャン
ネルＭＯ３ＦＥＴＱＢ、ＱＩＯからなる２つのＣＭＯＳ
インバータ回路の入力と出力が交差接続されることによ
って構成される。
いが、ＮチャンネルＭＯ３ＦＥＴＱ７．Ｑ９とＰチャン
ネルＭＯ３ＦＥＴＱＢ、ＱＩＯからなる２つのＣＭＯＳ
インバータ回路の入力と出力が交差接続されることによ
って構成される。
上記単位のラッチ回路ＵＤＦＦの一対の入出力ノードＤ
Ｏ°、ＤＯ°は、他方においてシリアル入出力用の単位
のス・Ｃツチ回路ＳＷを構成するスイッチＭＯ３ＦＥＴ
ＱＩ、Ｑ２を介してシリアル入出力用の共通のデータＸ
ａｃＤ“、 ＣＤ” に接続される。これらのス・ｆ
ツチＭＯ３ＦＥＴＱＩとＱ２の共通接続されたゲートに
は、シフトレジスタＳｉ？を構成する単位回路ＵＳＲ（
相補データ線ＤＯ，Ｄｏに対応するｉ４位回路）の出力
信号ＳＬＯが選択信号として供給される。
Ｏ°、ＤＯ°は、他方においてシリアル入出力用の単位
のス・Ｃツチ回路ＳＷを構成するスイッチＭＯ３ＦＥＴ
ＱＩ、Ｑ２を介してシリアル入出力用の共通のデータＸ
ａｃＤ“、 ＣＤ” に接続される。これらのス・ｆ
ツチＭＯ３ＦＥＴＱＩとＱ２の共通接続されたゲートに
は、シフトレジスタＳｉ？を構成する単位回路ＵＳＲ（
相補データ線ＤＯ，Ｄｏに対応するｉ４位回路）の出力
信号ＳＬＯが選択信号として供給される。
」二記単位のシフトレジスタＵＳＲは、前段の半ビツト
回路が上記単位のラッチ回路Ｕｌ）ＦＦと同様な２つの
ＣＭＯＳインバータ回路ＮｌとＮ２及びその出力信号を
後段の半ビア）回路に伝えるＰチャンネル型の伝送ゲー
）ＭＯＳ ）’ ＥＴＱ ｌ ２カら構成される。なお
、帰還用の・インバータ回路Ｎ２は、それを構成するＭ
ＯＳＦＥＴのコンダクタンスが小さくされる。これによ
って、インパーク回路Ｎ１の入力信号は、Ｎチャ〉・ネ
ル型の伝送ゲ１−Ｍ０３ＦＥＴＱＩＩを介して前段から
の転送された信号に従ったレベルにされる。言い換える
ならば、インバータ回路Ｎ１の出力信号は、上記ＭＯ３
ＦＥＴＱＩ １を介して供給された信号によって反転さ
せられる。上記Ｐチャンネル型の伝送ゲートＭＯ３ＦＥ
ＴＱＩ ２によって転送される信号を受ける後段の半ビ
ツト回路も、上記同様なＣＭＯＳインバータ回路Ｎ３と
Ｎ４及びその出力信号を次段回路に伝えるＮチャンネル
型の伝送ゲートＭＯ３ＦＥＴＱ１３により構成される。
回路が上記単位のラッチ回路Ｕｌ）ＦＦと同様な２つの
ＣＭＯＳインバータ回路ＮｌとＮ２及びその出力信号を
後段の半ビア）回路に伝えるＰチャンネル型の伝送ゲー
）ＭＯＳ ）’ ＥＴＱ ｌ ２カら構成される。なお
、帰還用の・インバータ回路Ｎ２は、それを構成するＭ
ＯＳＦＥＴのコンダクタンスが小さくされる。これによ
って、インパーク回路Ｎ１の入力信号は、Ｎチャ〉・ネ
ル型の伝送ゲ１−Ｍ０３ＦＥＴＱＩＩを介して前段から
の転送された信号に従ったレベルにされる。言い換える
ならば、インバータ回路Ｎ１の出力信号は、上記ＭＯ３
ＦＥＴＱＩ １を介して供給された信号によって反転さ
せられる。上記Ｐチャンネル型の伝送ゲートＭＯ３ＦＥ
ＴＱＩ ２によって転送される信号を受ける後段の半ビ
ツト回路も、上記同様なＣＭＯＳインバータ回路Ｎ３と
Ｎ４及びその出力信号を次段回路に伝えるＮチャンネル
型の伝送ゲートＭＯ３ＦＥＴＱ１３により構成される。
上記信号転送用のＭＯ３ＦＥＴＱＩ １ないしＱｌ３の
ゲートには、上記シフトクロツタ信号φが共通に供給さ
れろ、上記後段の半ビツト回路の入力端子の４８号が選
択１８号ＳＬＯとして、上記スイッチＭＯ３ＦＥ’Ｔ’
Ｑｊと０２のゲートに伝えられる。なお、・Ｃソバ−２
回路Ｎ５とＮ６は、次段のシフトレジスタを構成するも
のである。シフトレジスタの最終段出力は、伝送ゲート
ＭＯ３ＦＥＴＱＩ ３に対応する伝送ゲー１−Ｍ０３Ｆ
ＥＴを経ることなく、ラッチ回路を構成するインバータ
回路の出力がＭＯ３ＦＥＴＱＩ ｌに帰還される。この
帰還のための配線路長を考慮して、Ｅｔ終段の出力はド
ライブ回路によって増幅されて帰還される。
ゲートには、上記シフトクロツタ信号φが共通に供給さ
れろ、上記後段の半ビツト回路の入力端子の４８号が選
択１８号ＳＬＯとして、上記スイッチＭＯ３ＦＥ’Ｔ’
Ｑｊと０２のゲートに伝えられる。なお、・Ｃソバ−２
回路Ｎ５とＮ６は、次段のシフトレジスタを構成するも
のである。シフトレジスタの最終段出力は、伝送ゲート
ＭＯ３ＦＥＴＱＩ ３に対応する伝送ゲー１−Ｍ０３Ｆ
ＥＴを経ることなく、ラッチ回路を構成するインバータ
回路の出力がＭＯ３ＦＥＴＱＩ ｌに帰還される。この
帰還のための配線路長を考慮して、Ｅｔ終段の出力はド
ライブ回路によって増幅されて帰還される。
上記単位回路ＵＳＲには、初期値設定のために、スイッ
チＭＯ５ＦＥＴＱＩ ５を介してカラムデコーダＣ−Ｄ
ＣＨの出力信号ＹＯが供給される。つまり、単位回路Ｕ
ＳＨに対応するランダム入出力用スイッチ回路ｕｃ−ｓ
ｗに供給される信号ＹＯの逆相の信号が供給される。上
記スイッチＭＯ３ＦＥＴＱ１５は、他の同様なスイッチ
ＭＯ３ＦＥＴＱ１４とともに、プリセットタイミング信
号φｓｅｔによりスイッチ制御される０例えば、カラム
デコーダＣ−０ＣＲにより形成される出力信号ＹＯがロ
ウレベル（論理“０”）の選択信号なら、上記単位回路
ＵＳＨの前段回路にロウレベルの信号が上記プリセット
タイミング信号φｓｅｔに同期して取り込まれる。他の
単位回路には、カラムデコーダＣ−ＤＣＲにより形成さ
れる出力信号Ｙｌ等のようにハイレベル（論理“ｌ”）
の非選択信号がスイッチＭＯ３ＦＥＴＱＩ ４等を介し
て供給される。なお、カラムデコーダＣ−ＤＣＲがハイ
レベルを論理“１′とするナンド（ＮＡＮＤ）ゲート回
路により構成される場合、その出力信号（ロウレベル）
がそのまま上記シフトレジスタＳＲの初期値として供給
される。したがって、上記のようなナントゲート構成の
デコーダ回路を用いた場合、上記ランダム人出力用のカ
ラムスイッチ回路を構成するＭＯ３ＦＥＴＱＩ ６．Ｑ
ｌ ７のゲートには、上記カラムデコーダＣ−ＤＣＨの
出力信号がデータ選択クロック信号に従って反転して供
給されシ、ことになる。また、スイッチ回路ＵＣ−ＳＷ
とＳＷの一方がＮチャンネルＭＯ３ＦＥＴのみで、他方
がＰチャンネルＭＯ３ＦＥＴのみで構成される場合は、
カラムデコーダＣ−ＤＣＲから出力される同相の信号を
、選択４８号として用いることができる。
チＭＯ５ＦＥＴＱＩ ５を介してカラムデコーダＣ−Ｄ
ＣＨの出力信号ＹＯが供給される。つまり、単位回路Ｕ
ＳＨに対応するランダム入出力用スイッチ回路ｕｃ−ｓ
ｗに供給される信号ＹＯの逆相の信号が供給される。上
記スイッチＭＯ３ＦＥＴＱ１５は、他の同様なスイッチ
ＭＯ３ＦＥＴＱ１４とともに、プリセットタイミング信
号φｓｅｔによりスイッチ制御される０例えば、カラム
デコーダＣ−０ＣＲにより形成される出力信号ＹＯがロ
ウレベル（論理“０”）の選択信号なら、上記単位回路
ＵＳＨの前段回路にロウレベルの信号が上記プリセット
タイミング信号φｓｅｔに同期して取り込まれる。他の
単位回路には、カラムデコーダＣ−ＤＣＲにより形成さ
れる出力信号Ｙｌ等のようにハイレベル（論理“ｌ”）
の非選択信号がスイッチＭＯ３ＦＥＴＱＩ ４等を介し
て供給される。なお、カラムデコーダＣ−ＤＣＲがハイ
レベルを論理“１′とするナンド（ＮＡＮＤ）ゲート回
路により構成される場合、その出力信号（ロウレベル）
がそのまま上記シフトレジスタＳＲの初期値として供給
される。したがって、上記のようなナントゲート構成の
デコーダ回路を用いた場合、上記ランダム人出力用のカ
ラムスイッチ回路を構成するＭＯ３ＦＥＴＱＩ ６．Ｑ
ｌ ７のゲートには、上記カラムデコーダＣ−ＤＣＨの
出力信号がデータ選択クロック信号に従って反転して供
給されシ、ことになる。また、スイッチ回路ＵＣ−ＳＷ
とＳＷの一方がＮチャンネルＭＯ３ＦＥＴのみで、他方
がＰチャンネルＭＯ３ＦＥＴのみで構成される場合は、
カラムデコーダＣ−ＤＣＲから出力される同相の信号を
、選択４８号として用いることができる。
この単位のシフトレジスタＩＪ Ｓ Ｒの動作は、次の
通りである。クロック信号φがハイレベルのとき１．Ｎ
チャンネル型の伝送ゲートＭＯ３ＦＥＴＱ１１とＱｌ３
がオン状態にされ、半ビット分のシフト輪作が行われる
０例えば、前段回路からＭＯ３ＦＥ’ｌ’Ｑｌｌを介し
てインバータ回路Ｎｌの入力端子にロウレベルの選択信
号が転送される。これと同時に、インバータ回路Ｎ３の
出力信号（ハイレベル）は、ＭＯ３ＦＥＴＱ１３を介し
て次段回路へ転送される。
通りである。クロック信号φがハイレベルのとき１．Ｎ
チャンネル型の伝送ゲートＭＯ３ＦＥＴＱ１１とＱｌ３
がオン状態にされ、半ビット分のシフト輪作が行われる
０例えば、前段回路からＭＯ３ＦＥ’ｌ’Ｑｌｌを介し
てインバータ回路Ｎｌの入力端子にロウレベルの選択信
号が転送される。これと同時に、インバータ回路Ｎ３の
出力信号（ハイレベル）は、ＭＯ３ＦＥＴＱ１３を介し
て次段回路へ転送される。
次いで、クロック信号φがロウレベルに変化すると、Ｎ
チャンネルＭＯ３？’ＥＴＱ１１．Ｑｌ ３はオフ状態
に、ＰチャンネルＭＯ３ＦＥＴＱ１２がオン状態にされ
るため、インバータ回路Ｎ１の出力信号（ハイレベル）
が次の半ビツト回路の入力端に伝えられる。これによっ
て、スイッチＭＯ３Ｆ Ｅ！、ＴＱ ｌとＱ２がオン状
態にぎれ、共通のデータ線ＣＤ’ 、ＣＤ’ には、単
位のラッチ回路ＵＤＦＦに保持された入出力ノードＤｏ
’ 、ＤＯ’の４３号か転送され、図外のメインアンプ
及び出力回路を介して外部端子Ｄｓに出力されろ。
チャンネルＭＯ３？’ＥＴＱ１１．Ｑｌ ３はオフ状態
に、ＰチャンネルＭＯ３ＦＥＴＱ１２がオン状態にされ
るため、インバータ回路Ｎ１の出力信号（ハイレベル）
が次の半ビツト回路の入力端に伝えられる。これによっ
て、スイッチＭＯ３Ｆ Ｅ！、ＴＱ ｌとＱ２がオン状
態にぎれ、共通のデータ線ＣＤ’ 、ＣＤ’ には、単
位のラッチ回路ＵＤＦＦに保持された入出力ノードＤｏ
’ 、ＤＯ’の４３号か転送され、図外のメインアンプ
及び出力回路を介して外部端子Ｄｓに出力されろ。
次に、クロック信号φが再びハイレベルにされると、イ
ンバータ回路Ｎｌの入力には前段回路からハイレベルの
非選択信号が転送され、同時に、インバータ回路Ｎ３の
出力からロウレベルの選択４３号が次段回路に転送され
る。そして、クロック信号φがロウレベルにされると、
インパーク回路Ｎ ３の入力にはロウレベルが伝えられ
るため、スイッチＭ ＯＳ Ｆ Ｆ、 Ｔ Ｑ ｌとＱ
２がオフ状屹に、次段回路に対応されたスイッチ回路Ｓ
Ｖ／の華位のスイッチＭ ＯＳ ｒ” Ｅ Ｔがオン
伏Ｍ１にされて、次段回路に対応された４１位のラッチ
回路ＬＩＤＦＦの保持信号が共通のデータ線ＣＤ’ 、
ＣＤ’ に転送される。以１同株な動作の繰り返しによ
ってシリアル出力動作が行われる。−力、−１―記同様
なシフトレジスタＳＲの動作により、シリアル人ノコ動
作が可能とされる。シリアル入出力端子Ｄｓからシリア
ル入出力回路を介して共通データ線ＣＤ’ 、ＣＤｏに
は、クロック信号φに同期した入力データが連続的に供
給される。クロック信号φに同期して、順次、共通のデ
ータ線をシフトレジスタの出力により〕Ｘ沢された単位
のラッチ回路ＬＩ Ｄ Ｆ Ｆに接続し、入力データを
保持させる。なお、上記のような初期値が設定される場
合、クロック信号φのロウレベルに同期してハイレベル
の’Ｍ ＩＲ４Ｍ号ＳＬＯが形成されることになる。
ンバータ回路Ｎｌの入力には前段回路からハイレベルの
非選択信号が転送され、同時に、インバータ回路Ｎ３の
出力からロウレベルの選択４３号が次段回路に転送され
る。そして、クロック信号φがロウレベルにされると、
インパーク回路Ｎ ３の入力にはロウレベルが伝えられ
るため、スイッチＭ ＯＳ Ｆ Ｆ、 Ｔ Ｑ ｌとＱ
２がオフ状屹に、次段回路に対応されたスイッチ回路Ｓ
Ｖ／の華位のスイッチＭ ＯＳ ｒ” Ｅ Ｔがオン
伏Ｍ１にされて、次段回路に対応された４１位のラッチ
回路ＬＩＤＦＦの保持信号が共通のデータ線ＣＤ’ 、
ＣＤ’ に転送される。以１同株な動作の繰り返しによ
ってシリアル出力動作が行われる。−力、−１―記同様
なシフトレジスタＳＲの動作により、シリアル人ノコ動
作が可能とされる。シリアル入出力端子Ｄｓからシリア
ル入出力回路を介して共通データ線ＣＤ’ 、ＣＤｏに
は、クロック信号φに同期した入力データが連続的に供
給される。クロック信号φに同期して、順次、共通のデ
ータ線をシフトレジスタの出力により〕Ｘ沢された単位
のラッチ回路ＬＩ Ｄ Ｆ Ｆに接続し、入力データを
保持させる。なお、上記のような初期値が設定される場
合、クロック信号φのロウレベルに同期してハイレベル
の’Ｍ ＩＲ４Ｍ号ＳＬＯが形成されることになる。
次に、第３図及び第４図に示したタイミング図に従って
、この実施例の半導体記憶装置の動作の一例を簡単に説
明する。この実施例の半導体記憶装置では、ランダム入
出力及びシリアル入出力が可能とされ、また、シリアル
入出力とランダム入出力を並行して行うことが可能とさ
れる。実質的なチップ選択信号であるロウアドレススト
ローブ信号ＲＡＳのハイレベルからロウレベルへの立方
下がり時に、データ転送及び出力イネーブル信号Ｄ ’
ｌ’ ／ ＯＥがハイレベルであれば、ランダム入出力
モードとされる。すなわち、信号ＲＡＳのロウに応じて
、ランダム出力又はランダム入力を行う。
、この実施例の半導体記憶装置の動作の一例を簡単に説
明する。この実施例の半導体記憶装置では、ランダム入
出力及びシリアル入出力が可能とされ、また、シリアル
入出力とランダム入出力を並行して行うことが可能とさ
れる。実質的なチップ選択信号であるロウアドレススト
ローブ信号ＲＡＳのハイレベルからロウレベルへの立方
下がり時に、データ転送及び出力イネーブル信号Ｄ ’
ｌ’ ／ ＯＥがハイレベルであれば、ランダム入出力
モードとされる。すなわち、信号ＲＡＳのロウに応じて
、ランダム出力又はランダム入力を行う。
一方、信号ＲＡＳが立ち下がる以前に、信号１）Ｔ１０
Ｅがロウレベルにされていれば、シリアル入出力モード
とされる。すなわち、信号ＲＡＳが立ち下がり時のライ
トイネーブル信号ＷＥのハイレベル又はロウレベルに応
じて、シリアル出力又はシリアル人力とされる。このた
めに、メモリアレイＭ−ＡＲＹからラッチ回路ＤＦＦへ
のデータ転送（リードデータ転送）又はラッチ回路ＤＦ
ＦからメモリアレイＭ−ＡＲＹへのデータ転送（ライト
データ転送）を行う、このデータ転送に先立って又は引
き続いて、シフトレジスタにより、連続的なデータの入
力又は出力が行われる。
Ｅがロウレベルにされていれば、シリアル入出力モード
とされる。すなわち、信号ＲＡＳが立ち下がり時のライ
トイネーブル信号ＷＥのハイレベル又はロウレベルに応
じて、シリアル出力又はシリアル人力とされる。このた
めに、メモリアレイＭ−ＡＲＹからラッチ回路ＤＦＦへ
のデータ転送（リードデータ転送）又はラッチ回路ＤＦ
ＦからメモリアレイＭ−ＡＲＹへのデータ転送（ライト
データ転送）を行う、このデータ転送に先立って又は引
き続いて、シフトレジスタにより、連続的なデータの入
力又は出力が行われる。
第３図にシリアル出力の例を示す、ロウアドレスストロ
ーブ信号ＲＡＳがハイレベルからロウレベルに変化する
前に、データ転送及び出力イネーブル信号ＤＴ１０Ｅを
ロウレベルにすると、ライトイネーブル信号ＷＥのハイ
レベルと合わせてタイミング制御回路ＴＣは、これを検
出してリードデータ転送モードと判定する。上記ロウア
ドレスストローブ信号ＲＡＳがハイレベルからロウレベ
ルに変化すると、これに同期して、ロウアドレスバッフ
ァＲ−ＡＤＢはアドレス信号ＡＸＯ−ＡＸｎの取り込み
を行う。ロウデコーダＲ−ＤＣＲＯとＲ−ＤＣＲ１は、
それぞれ上記取り込まれたアドレス信号を解読して、そ
れに対応したワード線（及びダミーワード線）の選択信
号を形成する。
ーブ信号ＲＡＳがハイレベルからロウレベルに変化する
前に、データ転送及び出力イネーブル信号ＤＴ１０Ｅを
ロウレベルにすると、ライトイネーブル信号ＷＥのハイ
レベルと合わせてタイミング制御回路ＴＣは、これを検
出してリードデータ転送モードと判定する。上記ロウア
ドレスストローブ信号ＲＡＳがハイレベルからロウレベ
ルに変化すると、これに同期して、ロウアドレスバッフ
ァＲ−ＡＤＢはアドレス信号ＡＸＯ−ＡＸｎの取り込み
を行う。ロウデコーダＲ−ＤＣＲＯとＲ−ＤＣＲ１は、
それぞれ上記取り込まれたアドレス信号を解読して、そ
れに対応したワード線（及びダミーワード線）の選択信
号を形成する。
これにより、ワード線の選択動作が行われる。センスア
ンプは、これより後れて活性化され、選択されたメモリ
セルの記憶情報の増幅動作を行う。
ンプは、これより後れて活性化され、選択されたメモリ
セルの記憶情報の増幅動作を行う。
このようにしてメモリアレイＭ−ＡＲＹＯとＭ−ＡＲＹ
ｌの各相補データ線には選択されたメモリセルの記憶情
報に従った信号が現れる。
ｌの各相補データ線には選択されたメモリセルの記憶情
報に従った信号が現れる。
この後、パラレル転送タイミング信号φＳが発生され、
上記メモリアレイＭ−ＡＲＹＯとＭ−ＡＲＹＩの各相補
データ線の信号は、それぞれ対応するデータラッチ回路
ＤＦＦＯ及びＤＦＦ １に取り込まれる。なお、上記タ
イミング信号φＳは、次に説明するカラムアドレススト
ローブ信号ＣＡＳの立ち下がりを利用して発生させるも
のとしてもよい。
上記メモリアレイＭ−ＡＲＹＯとＭ−ＡＲＹＩの各相補
データ線の信号は、それぞれ対応するデータラッチ回路
ＤＦＦＯ及びＤＦＦ １に取り込まれる。なお、上記タ
イミング信号φＳは、次に説明するカラムアドレススト
ローブ信号ＣＡＳの立ち下がりを利用して発生させるも
のとしてもよい。
次に、カラムアドレスストローブ（３号ＣＡＳが後れて
ハイレベルからロウレベルに変化すると、これに同期し
てカラムアドレスバッファＣ−ＡＤＢは、アドレス信号
ＡＹＯ〜ＡＹｎの取り込みを行う。カラムデコーダＣ−
ＤＣＲは、上記取り込まれたアドレス信号を解読して、
それに対応したデータ線選択信号を形成する。この後、
プリセットタイミング信号φｓｅｔが発生され、上記カ
ラムデコーダＣ−ＤＣＨの出力信号が初期値としてシフ
トレジスタＳＲＯ及びＳＲＩに取り込まれる。
ハイレベルからロウレベルに変化すると、これに同期し
てカラムアドレスバッファＣ−ＡＤＢは、アドレス信号
ＡＹＯ〜ＡＹｎの取り込みを行う。カラムデコーダＣ−
ＤＣＲは、上記取り込まれたアドレス信号を解読して、
それに対応したデータ線選択信号を形成する。この後、
プリセットタイミング信号φｓｅｔが発生され、上記カ
ラムデコーダＣ−ＤＣＨの出力信号が初期値としてシフ
トレジスタＳＲＯ及びＳＲＩに取り込まれる。
すなわち、上記アドレス信号ＡＹＯ〜ＡＹｎのデコード
出力によって指示されたシフトレジスタＳＲＯとＳＲＩ
の特定のビットに例えば上記のような論理“Ｏ”の選択
信号が取り込まれる。このとき、前記特定のピントに対
応する相補データ線の信号が共通データ線ＣＤ、ＣＤに
伝達される。ランダム入出力回路Ｉ１０が、例えばデー
タ転送モードであることを識別した制御回路′ｒＣによ
り、非動作状態とされているので、端子りには信号が出
力されない、このようにシリアル出力のイニシャルアド
レスを与える時に、カラムデコーダＣ−ＤＣＲがスイッ
チ回路ＳＷ及びＵＣ−５Ｗに共通であるため、共通デー
タ線が相補データ線に接続される。しかし、これは、カ
ラムデコーダＣ−ＤＣＲを共通にでき、かつその構成を
簡素化できる一方で、モード識別により何等不都合を生
じない。
出力によって指示されたシフトレジスタＳＲＯとＳＲＩ
の特定のビットに例えば上記のような論理“Ｏ”の選択
信号が取り込まれる。このとき、前記特定のピントに対
応する相補データ線の信号が共通データ線ＣＤ、ＣＤに
伝達される。ランダム入出力回路Ｉ１０が、例えばデー
タ転送モードであることを識別した制御回路′ｒＣによ
り、非動作状態とされているので、端子りには信号が出
力されない、このようにシリアル出力のイニシャルアド
レスを与える時に、カラムデコーダＣ−ＤＣＲがスイッ
チ回路ＳＷ及びＵＣ−５Ｗに共通であるため、共通デー
タ線が相補データ線に接続される。しかし、これは、カ
ラムデコーダＣ−ＤＣＲを共通にでき、かつその構成を
簡素化できる一方で、モード識別により何等不都合を生
じない。
この後、上記データ転送及び出力イネーブル信号ＤＴ１
０Ｅをロウレベルからハイレベルに変化させると、シフ
トレジスタＳＲにシフトクロック信号φの供給が開始さ
れ、前述のようなシフト動作が行われる。これによって
、クロック信号φ（φ０．φ１）のロウレベルに同期し
て上記カラム系のアドレス信号ＡＹＯ−ＡＹｎによって
指示されたビットから順に、ラッチ回路ＤＦＦＯとＤＦ
ＦＩの保持情報が交互に外部端子Ｄｓからシリアルに出
力される。このとき、シリアル出力イネ立ち下がり時の
信号ＳＯＥのロウレベルによりシリアル入出力回路３１
０は引き続き動作状態とされる。
０Ｅをロウレベルからハイレベルに変化させると、シフ
トレジスタＳＲにシフトクロック信号φの供給が開始さ
れ、前述のようなシフト動作が行われる。これによって
、クロック信号φ（φ０．φ１）のロウレベルに同期し
て上記カラム系のアドレス信号ＡＹＯ−ＡＹｎによって
指示されたビットから順に、ラッチ回路ＤＦＦＯとＤＦ
ＦＩの保持情報が交互に外部端子Ｄｓからシリアルに出
力される。このとき、シリアル出力イネ立ち下がり時の
信号ＳＯＥのロウレベルによりシリアル入出力回路３１
０は引き続き動作状態とされる。
なお、上記シリアル出力動作と並行して、信号ＲＡＳ、
ＣＡＳを−Ｈハイレベルにして、再びロウレベルにする
と、１ビツト（又は４ビツト）の単位でのランダムアク
セスによる書き込み／読み出しを行うことができる。
ＣＡＳを−Ｈハイレベルにして、再びロウレベルにする
と、１ビツト（又は４ビツト）の単位でのランダムアク
セスによる書き込み／読み出しを行うことができる。
第３図に、シリアル出力動作と並行してランダム出力動
作を行う例を示す。信号ＲＡＳ、ＣＡＳをハイレベルに
リセットした後所定のタイミングでロウレベルとすると
共に、出力イネーブル４８号ＯＥ （ＤＴｌｏＥ）の図
示するタイミングでのロウレベルと信号ＷＥのハイレベ
ル（図示しない）とによって、ランダム出力を行う。信
号ＲＡＳ。
作を行う例を示す。信号ＲＡＳ、ＣＡＳをハイレベルに
リセットした後所定のタイミングでロウレベルとすると
共に、出力イネーブル４８号ＯＥ （ＤＴｌｏＥ）の図
示するタイミングでのロウレベルと信号ＷＥのハイレベ
ル（図示しない）とによって、ランダム出力を行う。信
号ＲＡＳ。
ＣＡＳの立ち下がりに同期して取り込まれたロウ。
カラムアドレス信号ＡＸＱ−ＡＸｎ、ＡＹＯ〜ＡＹｎに
よって、１本のワード線が選択され、一対の相補データ
線が共通データ線に接続される。これにより、１つのメ
モリセルの内容が、ランダム入出力回路Ｉ１０を介して
、端子りにデータＤｏｕｔとして出力される。
よって、１本のワード線が選択され、一対の相補データ
線が共通データ線に接続される。これにより、１つのメ
モリセルの内容が、ランダム入出力回路Ｉ１０を介して
、端子りにデータＤｏｕｔとして出力される。
信号φＳのハイレベルがロウレベルとされた後、つまり
リードデータ転送の終了後は、メモリアレイＭ−ＡＲＹ
に対して、ランダムアクセスが可能トする。信号φｓｅ
ｔのハイレベルがロウレベルとされた後、つまり、シリ
アル出力の初期アドレス設定終了後は、カラムデコーダ
Ｃ−０ＣＲは、ランダムアクセスのために使用可能とな
る。本実施例では、ランダムアクセスが可能となったこ
とを、なお、ランダム出力の間、信号ＳＯＥのロウレベ
ルにより、シリアル入出力回路ＳＩＯは、出力可能な動
作状態にされている。
リードデータ転送の終了後は、メモリアレイＭ−ＡＲＹ
に対して、ランダムアクセスが可能トする。信号φｓｅ
ｔのハイレベルがロウレベルとされた後、つまり、シリ
アル出力の初期アドレス設定終了後は、カラムデコーダ
Ｃ−０ＣＲは、ランダムアクセスのために使用可能とな
る。本実施例では、ランダムアクセスが可能となったこ
とを、なお、ランダム出力の間、信号ＳＯＥのロウレベ
ルにより、シリアル入出力回路ＳＩＯは、出力可能な動
作状態にされている。
ライトイネーブル信号ＷＥは、シリアル及びランダム出
力の間ハイレベルを保持するので、第３図においては図
示を省略している。
力の間ハイレベルを保持するので、第３図においては図
示を省略している。
第４図には、シリアル入力動作を示す。ロウアドレスス
トローブ信号ＲＡＳがハイレベルカラロウレベルに変化
する前に、データ転送及び出力イネーブル信号Ｄ Ｔ１
０ Ｅをロウレベルにすると、タイミング制御回路ＴＣ
は、これを検出してシリアルライトモードと判定する。
トローブ信号ＲＡＳがハイレベルカラロウレベルに変化
する前に、データ転送及び出力イネーブル信号Ｄ Ｔ１
０ Ｅをロウレベルにすると、タイミング制御回路ＴＣ
は、これを検出してシリアルライトモードと判定する。
さらに、上記ロウアドレスストローブ信号ＲＡＳの立ち
下がり時の信号ＷＥ及びＳＯＥのロウレベル及びハイレ
ベルによって、シリアル入出力回路５１０のシリアル出
力からシリアル入力への切り換えモードと判定する・こ
れによって、シリアル入出力回路ＳＩＯは、その機能が
シリアル入力用とされる。つまり、その内部のシリアル
人力用回路は動作状態とされ、一方、シリアル出力用回
路は非動作状態とされる。
下がり時の信号ＷＥ及びＳＯＥのロウレベル及びハイレ
ベルによって、シリアル入出力回路５１０のシリアル出
力からシリアル入力への切り換えモードと判定する・こ
れによって、シリアル入出力回路ＳＩＯは、その機能が
シリアル入力用とされる。つまり、その内部のシリアル
人力用回路は動作状態とされ、一方、シリアル出力用回
路は非動作状態とされる。
信号ＲＡＳ、ＣＡＳの立ち下がりに同期してロウ及びカ
ラムアドレス信号ＡＸＯ〜ＡＸｎ及びＡＹＯ〜ＡＹｎが
取り込まれる。このうち、ロウアドレス信号ＡＸＯ〜Ａ
Ｘｎは、メモリの動作上意味を持たないものとされる。
ラムアドレス信号ＡＸＯ〜ＡＸｎ及びＡＹＯ〜ＡＹｎが
取り込まれる。このうち、ロウアドレス信号ＡＸＯ〜Ａ
Ｘｎは、メモリの動作上意味を持たないものとされる。
カラムデコーダＣ−ＤＣＲは、上記取り込まれたカラム
アドレス信号ＡＹＯ〜ＡＹｎを解読して、それに対応し
たデータ線選択信号を形成する。信号ＣＡＳの立ち下が
りから適当に遅れたタイミングでプリセット信号φｓｅ
ｔが発生され、上記カラムデコーダＣ−ＤＣＨの出力信
号が初期値（スタートアドレス）としてシフトレジスタ
ＳＲＯ及びＳＲＩに取り込まれる。
アドレス信号ＡＹＯ〜ＡＹｎを解読して、それに対応し
たデータ線選択信号を形成する。信号ＣＡＳの立ち下が
りから適当に遅れたタイミングでプリセット信号φｓｅ
ｔが発生され、上記カラムデコーダＣ−ＤＣＨの出力信
号が初期値（スタートアドレス）としてシフトレジスタ
ＳＲＯ及びＳＲＩに取り込まれる。
上記アドレス信号ＡＹＯ〜ＡＹｆｌのデコード出力によ
って指示されたシフトレジスタＳＲＯとＳＲ１の特定の
と７）に例えば上記のような論理“０”の選択信号が取
り込まれる。このとき、前記特定のビットに対応する相
補データ線の信号が共通データ線ＣＤ、ＣＤに伝達され
るが何等問題ない。
って指示されたシフトレジスタＳＲＯとＳＲ１の特定の
と７）に例えば上記のような論理“０”の選択信号が取
り込まれる。このとき、前記特定のビットに対応する相
補データ線の信号が共通データ線ＣＤ、ＣＤに伝達され
るが何等問題ない。
シリアル人力モードの指定及びシリアル人力のスタート
アドレスの指定を行った後、一旦、信号ＲＡＳ、ＣＡＳ
は、ハイレベルにリセットされる。
アドレスの指定を行った後、一旦、信号ＲＡＳ、ＣＡＳ
は、ハイレベルにリセットされる。
前述と同様に信号φｓｅｔの再度のロウレベルによりラ
ンダムアクセスが可能となったことを、信号一方、適当
なタイミングで上記データ転送及び出力イネーブル信号
ＤＴ１０Ｅをロウレベルからハイレベルに変化させると
、シフトレジスタＳＲにシフトクロック信号φの供給が
開始され、前述のようなシフト動作が行われる。これに
よって、クロック信号φ（φ０．φｌ）のロウレベルに
同期して上記カラム系のアドレス信号によって指示され
たビットから順に、情頼がラッチ回路ＤＦＦＯとＤＦＦ
１へ交互に外部端子Ｄｓからシリアルに入力される。
ンダムアクセスが可能となったことを、信号一方、適当
なタイミングで上記データ転送及び出力イネーブル信号
ＤＴ１０Ｅをロウレベルからハイレベルに変化させると
、シフトレジスタＳＲにシフトクロック信号φの供給が
開始され、前述のようなシフト動作が行われる。これに
よって、クロック信号φ（φ０．φｌ）のロウレベルに
同期して上記カラム系のアドレス信号によって指示され
たビットから順に、情頼がラッチ回路ＤＦＦＯとＤＦＦ
１へ交互に外部端子Ｄｓからシリアルに入力される。
外部端子Ｄｓには、クロック信号φに同期して、入力す
べきデータがシリアルに供給される。なお、このとき、
適当なタイミングでロウレベルとされた信号ＳＯＥによ
り、シリアル入出力回路ＳＩＯは引き続き動作状態とさ
れる。
べきデータがシリアルに供給される。なお、このとき、
適当なタイミングでロウレベルとされた信号ＳＯＥによ
り、シリアル入出力回路ＳＩＯは引き続き動作状態とさ
れる。
上記シリアル入力動作と並行して、信号ＲＡＳ。
ＣＡＳを一旦ハイレベルにして、再びロウレベルにする
と、１ビツト（又は４ビツト）の単位でのランダムアク
セスによる書き込み／読み出しを行うことができる。
と、１ビツト（又は４ビツト）の単位でのランダムアク
セスによる書き込み／読み出しを行うことができる。
′ｒＪＪ４図に、シリアル動作と並行してランダム入力
動作を行う例を示す、信号ＲＡＳ、ＣＡＳをハイレベル
にリセットした後所定のタイミングでロウレベルとする
と共に、出力イネーブル信号０Ｅ（ＤＴｌｏＢ）のハイ
レベルと信号ＷＥの例えば図示するタイミングでのロウ
レベルとによって、ランダム入力を行う、信号ＲＡＳ、
ＣＡＳの立ち下がりに同期して取り込まれたロウ、カラ
ムアドレス信号ＡＸＯ〜ＡＸｎ、ＡＹＱ＝ＡＹｎによっ
て、一本のワード線が選択され、一対の相補データ線が
共通データ線に接続される。これにより、外部端子りに
供給されたデータＤｉｎがランダム入出力回路Ｉ１０を
介して、選択されたメモリセルに書き込まれる。
動作を行う例を示す、信号ＲＡＳ、ＣＡＳをハイレベル
にリセットした後所定のタイミングでロウレベルとする
と共に、出力イネーブル信号０Ｅ（ＤＴｌｏＢ）のハイ
レベルと信号ＷＥの例えば図示するタイミングでのロウ
レベルとによって、ランダム入力を行う、信号ＲＡＳ、
ＣＡＳの立ち下がりに同期して取り込まれたロウ、カラ
ムアドレス信号ＡＸＯ〜ＡＸｎ、ＡＹＱ＝ＡＹｎによっ
て、一本のワード線が選択され、一対の相補データ線が
共通データ線に接続される。これにより、外部端子りに
供給されたデータＤｉｎがランダム入出力回路Ｉ１０を
介して、選択されたメモリセルに書き込まれる。
一連のシリアル入力動作が終了してから、つまり、ラッ
チ回路ＤＦＦＯ，ＤＦＦＩ内の所定の（数ビットの）ラ
ッチ回路ＵＤＦＦへの情報書き込みが終了してから所定
の時間遅れたタイミングで、ライトデータ転送が行われ
る。なお、前記動作の終了により、第４図中に点線で示
すように、信号ＳＯＥを一旦ハイレベルにしてもよい。
チ回路ＤＦＦＯ，ＤＦＦＩ内の所定の（数ビットの）ラ
ッチ回路ＵＤＦＦへの情報書き込みが終了してから所定
の時間遅れたタイミングで、ライトデータ転送が行われ
る。なお、前記動作の終了により、第４図中に点線で示
すように、信号ＳＯＥを一旦ハイレベルにしてもよい。
ロウアドレスストローブ信号ＲＡＳがハイレベルからロ
ウレベルに変化する前に、データ転送及び出力イネーブ
ル信号ＤＴ１０Ｂをロウレベルにすると、タイミング制
御回路ＴＣは、これを検出してシリアルライトモードと
判定する。さらに、上記ロウアドレスストローブ信号Ｒ
ＡＳの立ち下がり時の信号ＷＥ及びＳＯＥのロウレベル
によって、ライトデータ転送モードと判断する。信号Ｒ
ＡＳ、ＣＡＳの立ち下がりに同期してロウ及びカラムア
ドレス信号ＡＸＯ−ＡＸｎ及びＡＹＯＮＡＹｎが取り込
まれる。このうち、カラムアドレス信号ＡＹＯ〜ＡＹｎ
は、メモリの動作上意味を持たないものとされる。ロウ
デコーダＲ−ＤＣＲＯとＲ−ＤＣＲ１は、それぞれ上記
取り込まれたアドレス信号ＡＸＯ〜ＡＸｎを解読して、
それに対応したワード線（及びダミーワード線）の選択
信号を形成する。これによりワード線の選択動作が行わ
れる。特に制限されないが、センスアンプが活性化され
る以前、つまり相補データ線の電位がプリチャージ電位
（１／ ２ Ｖｃｃ）から微少な電位しか変動していな
いタイミングで、パラレル転送タイミング信号φＳが発
生される。これにより、上記メモリアレイＭ−ＡＲＹＯ
とＭ ＡＲＹＩの各相補データ線の電位は、強制的に
それぞれ対応するデータラッチ回路ＤＦＦＯ及びＤＦＦ
１に取り込まれたデータに対応した電位とされる。な
お、上記タイミング信号φＳは、カラムアドレスストロ
ーブ信号ＣＡＳの立ち下がりを利用して発生させるもの
としてもよい。また、信号φＳはワード線選択信号と同
時に立ち上がるものであっ°Ｃもよい。この後、センス
アンプを活性化して、相補データセンスアンプの電位を
増幅し、これをメモリセルへ情報として書き込む。
ウレベルに変化する前に、データ転送及び出力イネーブ
ル信号ＤＴ１０Ｂをロウレベルにすると、タイミング制
御回路ＴＣは、これを検出してシリアルライトモードと
判定する。さらに、上記ロウアドレスストローブ信号Ｒ
ＡＳの立ち下がり時の信号ＷＥ及びＳＯＥのロウレベル
によって、ライトデータ転送モードと判断する。信号Ｒ
ＡＳ、ＣＡＳの立ち下がりに同期してロウ及びカラムア
ドレス信号ＡＸＯ−ＡＸｎ及びＡＹＯＮＡＹｎが取り込
まれる。このうち、カラムアドレス信号ＡＹＯ〜ＡＹｎ
は、メモリの動作上意味を持たないものとされる。ロウ
デコーダＲ−ＤＣＲＯとＲ−ＤＣＲ１は、それぞれ上記
取り込まれたアドレス信号ＡＸＯ〜ＡＸｎを解読して、
それに対応したワード線（及びダミーワード線）の選択
信号を形成する。これによりワード線の選択動作が行わ
れる。特に制限されないが、センスアンプが活性化され
る以前、つまり相補データ線の電位がプリチャージ電位
（１／ ２ Ｖｃｃ）から微少な電位しか変動していな
いタイミングで、パラレル転送タイミング信号φＳが発
生される。これにより、上記メモリアレイＭ−ＡＲＹＯ
とＭ ＡＲＹＩの各相補データ線の電位は、強制的に
それぞれ対応するデータラッチ回路ＤＦＦＯ及びＤＦＦ
１に取り込まれたデータに対応した電位とされる。な
お、上記タイミング信号φＳは、カラムアドレスストロ
ーブ信号ＣＡＳの立ち下がりを利用して発生させるもの
としてもよい。また、信号φＳはワード線選択信号と同
時に立ち上がるものであっ°Ｃもよい。この後、センス
アンプを活性化して、相補データセンスアンプの電位を
増幅し、これをメモリセルへ情報として書き込む。
なお、シリアル入力と並行してランダム出力を行うこと
や、シリアル出力と並行してランダム入力を行うことが
可能なことは言うまでもない。また、各モードの指定方
法及び各信号のタイミングは種々変更することができる
。
や、シリアル出力と並行してランダム入力を行うことが
可能なことは言うまでもない。また、各モードの指定方
法及び各信号のタイミングは種々変更することができる
。
上記した実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）メモリアレイのデータ線とラッチ回路にパラし・
ルに信号を伝達する信号経路と、リング状のシフトレジ
スタにより形成された選択１８号によって上記ラッチ回
路とシリアル入出力用の共通のデータ線とを接続するス
イッチ経路を設けるとともに、上記シフトレジスタの各
ビットにカラムデコーダ回路の出力信号を初期値として
供給することによって、カラムデコーダをランダム入出
力用とシリアル入出力用に共用することができる。これ
によって、シリアル入出力及びラングｌ、入出力が可能
となり、かつそのための回路のＰ！ｉ素化を図ることが
できるという効果が得られる。
ある。すなわち、 （１）メモリアレイのデータ線とラッチ回路にパラし・
ルに信号を伝達する信号経路と、リング状のシフトレジ
スタにより形成された選択１８号によって上記ラッチ回
路とシリアル入出力用の共通のデータ線とを接続するス
イッチ経路を設けるとともに、上記シフトレジスタの各
ビットにカラムデコーダ回路の出力信号を初期値として
供給することによって、カラムデコーダをランダム入出
力用とシリアル入出力用に共用することができる。これ
によって、シリアル入出力及びラングｌ、入出力が可能
となり、かつそのための回路のＰ！ｉ素化を図ることが
できるという効果が得られる。
（２）上記（１）により、任意のアドレスからのシリア
ル信号の人出力を行うことができるという効果が得られ
る。
ル信号の人出力を行うことができるという効果が得られ
る。
（３）上記ラッチ回路とシフトレジスタとをスタティッ
ク型回路を採用することによって、ロングサイクルでの
シリアル出力動作を実現できるという効果が得られる。
ク型回路を採用することによって、ロングサイクルでの
シリアル出力動作を実現できるという効果が得られる。
（４）上記（３）により、外部端子から供給されるクロ
ック信号の周期を任意に設定できるため、シリアルなデ
ィジタル信号を扱う装置のシステム設計が容易にできる
という効果が得られる。
ック信号の周期を任意に設定できるため、シリアルなデ
ィジタル信号を扱う装置のシステム設計が容易にできる
という効果が得られる。
（５）上記スタティック型としてＣＭＯ３回路を用いる
ことによって、低消費電力のもとて上記シリアル出力動
作を実現できるという効果が得られる。
ことによって、低消費電力のもとて上記シリアル出力動
作を実現できるという効果が得られる。
（６）上記（１）と（３）により、ランダム入出力とシ
リアル入出力とを同時に行うことができるという効果が
得られる。
リアル入出力とを同時に行うことができるという効果が
得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、シフトレジス
タＳＲに対する初期設定は、ポインタ回路を介して行う
ようにするものであってもよい、すなわら、カラムデコ
ーダ回路の出力信号を−Ｈポインタ回路を構成するラッ
チ回路に保持させ、その保持信号により上記シフトレジ
スタＳＲの初期値設定を行うようにするものであっても
よい、この場合には、同じ表示画面を構成するデータを
得るとき、１画面毎に初期値の設定を行う必要がなくな
る。第１図において、メモリアレイＭ−ＡＲＹＯとＭ−
ＡＲＹ、１は、センスアンプを中心として左右にメモリ
アレイが配置される、いわゆるシエアードセンスアンプ
方式により、メモリセルの選択動作を行うものであって
もよい、また、メモリセルの記憶情報の読み出しに用い
られる基準電圧は、ダミーセルを利用するものの他、相
補データ線を電源電圧Ｖｃｃの１／２の電位Ｖｃｃ／２
にプリテャージして、それを利用するいわゆるハーフプ
リチャージ方式又はダミ−セルレス方式を採るものであ
ってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、シフトレジス
タＳＲに対する初期設定は、ポインタ回路を介して行う
ようにするものであってもよい、すなわら、カラムデコ
ーダ回路の出力信号を−Ｈポインタ回路を構成するラッ
チ回路に保持させ、その保持信号により上記シフトレジ
スタＳＲの初期値設定を行うようにするものであっても
よい、この場合には、同じ表示画面を構成するデータを
得るとき、１画面毎に初期値の設定を行う必要がなくな
る。第１図において、メモリアレイＭ−ＡＲＹＯとＭ−
ＡＲＹ、１は、センスアンプを中心として左右にメモリ
アレイが配置される、いわゆるシエアードセンスアンプ
方式により、メモリセルの選択動作を行うものであって
もよい、また、メモリセルの記憶情報の読み出しに用い
られる基準電圧は、ダミーセルを利用するものの他、相
補データ線を電源電圧Ｖｃｃの１／２の電位Ｖｃｃ／２
にプリテャージして、それを利用するいわゆるハーフプ
リチャージ方式又はダミ−セルレス方式を採るものであ
ってもよい。
また、メモリアレイは、上記のようなダイナミック型メ
モリセルを用いるものの他、スタティック型メモリセル
により構成されるものであってもよい。
モリセルを用いるものの他、スタティック型メモリセル
により構成されるものであってもよい。
この発明は、ランダム人出力機能とシリアル入出力機能
を持つ半導体記憶装置に広く利用できるものである。
を持つ半導体記憶装置に広く利用できるものである。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、メモリアレイのデータ線とラッチ回路にパ
ラレルに信号を伝達する信号経路と、リング状のシフ！
・レジスタにより形成された選択（百−号によって上記
ラッチ回路とシリアル入出力用の共通のデータ線とを接
続するスイッチ経路を設けるとともに、上記シフトレジ
スタの各ピントにカラムデコーダ回路の出力信号を初期
値として供給することによって、カラムデコーダをラン
ダム入出力用とシリアル入出力用に共用することができ
る。これによって、ランダム人出力機能とシリアル入出
力機能を備えつつ、回路の簡素化を図ることができる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、メモリアレイのデータ線とラッチ回路にパ
ラレルに信号を伝達する信号経路と、リング状のシフ！
・レジスタにより形成された選択（百−号によって上記
ラッチ回路とシリアル入出力用の共通のデータ線とを接
続するスイッチ経路を設けるとともに、上記シフトレジ
スタの各ピントにカラムデコーダ回路の出力信号を初期
値として供給することによって、カラムデコーダをラン
ダム入出力用とシリアル入出力用に共用することができ
る。これによって、ランダム人出力機能とシリアル入出
力機能を備えつつ、回路の簡素化を図ることができる。
第１図は、この発明の一実施例を示すブロック図、
第２図には、そのランダム入出力用及びシリアル入出力
用の要部各回路の具体的一実施例を示す回路図、 第３図及び第４図は、その動作の一例を示すタイミング
図である。 Ｍ−ＡＲＹＯ，Ｍ−ＡＲＹＩ・・メモリアレイ、Ｒ−Ａ
ＤＢ・・ロウアドレスバッファ、Ｃ−ＡＤＢ・・カラム
アドレスバッファ、Ｒ−ＤＣＲＯ。 Ｒ−ＤＣＲｌ・・ロウデコーダ、Ｃ−ＤＣＲ・・カラム
デコーダ、Ｃ−３ＷＯ，Ｃ−３ＷＩ・・カラムスイッチ
回路、Ｓ−３ＷＯ，Ｓ−３ＷＩ・・転送用スイッチ回路
、ＤＦＦＯ，ＤＦＦＩ・・データラッチ回路、ＳＲ＆Ｓ
ＷＯ，ＳＲ＆ＳＷ１・・シリアル選択回路、Ｉｌｏ・・
ランダム入出力回路、ＳＩＯ・・シリアル入出力回路、
ＴＣ・・タイミング制御回路、ＵＣ−３Ｗ、ＵＤＦＦ、
ＵＳＲ・・単位回路
用の要部各回路の具体的一実施例を示す回路図、 第３図及び第４図は、その動作の一例を示すタイミング
図である。 Ｍ−ＡＲＹＯ，Ｍ−ＡＲＹＩ・・メモリアレイ、Ｒ−Ａ
ＤＢ・・ロウアドレスバッファ、Ｃ−ＡＤＢ・・カラム
アドレスバッファ、Ｒ−ＤＣＲＯ。 Ｒ−ＤＣＲｌ・・ロウデコーダ、Ｃ−ＤＣＲ・・カラム
デコーダ、Ｃ−３ＷＯ，Ｃ−３ＷＩ・・カラムスイッチ
回路、Ｓ−３ＷＯ，Ｓ−３ＷＩ・・転送用スイッチ回路
、ＤＦＦＯ，ＤＦＦＩ・・データラッチ回路、ＳＲ＆Ｓ
ＷＯ，ＳＲ＆ＳＷ１・・シリアル選択回路、Ｉｌｏ・・
ランダム入出力回路、ＳＩＯ・・シリアル入出力回路、
ＴＣ・・タイミング制御回路、ＵＣ−３Ｗ、ＵＤＦＦ、
ＵＳＲ・・単位回路
Claims (1)
- 【特許請求の範囲】 １、メモリアレイを構成するデータ線と第１の共通デー
タ線との間に設けられたランダム入出力用のカラムスイ
ッチ回路と、上記カラムスイッチ回路の選択信号を形成
するカラムデコーダ回路と、転送タイミング信号に従っ
て上記メモリアレイのデータ線との間で信号をパラレル
に授受するラッチ回路と、このラッチ回路と第２の共通
のデータ線との間に設けられたシリアル入出力用のスイ
ッチ回路と、初期値設定タイミング信号に従って上記カ
ラムデコーダ回路の出力信号に基づいて初期値が設定さ
れ、そのシフト動作により上記シリアル入出力用のスイ
ッチ回路の選択信号を形成するシフトレジスタとを含む
ことを特徴とする半導体記憶装置。 ２、上記メモリアレイとランダム及びシリアル入出力用
の各回路は、カラムデコーダ回路を中心として対称的に
少なくとも一対の回路として配置されるものであること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。 ３、上記シフトレジスタとラッチ回路は、ＣＭＯＳスタ
ティック型回路により構成されるものであることを特徴
とする特許請求の範囲第１又は第２項記載の半導体記憶
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048403A JPH07111822B2 (ja) | 1986-03-07 | 1986-03-07 | 半導体記憶装置 |
| KR1019860011442A KR950002292B1 (ko) | 1986-03-07 | 1986-12-29 | 반도체 기억 장치 |
| US07/005,104 US4858190A (en) | 1986-03-07 | 1987-01-20 | Dual port semiconductor memory having random and serial access modes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048403A JPH07111822B2 (ja) | 1986-03-07 | 1986-03-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62208491A true JPS62208491A (ja) | 1987-09-12 |
| JPH07111822B2 JPH07111822B2 (ja) | 1995-11-29 |
Family
ID=12802336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61048403A Expired - Lifetime JPH07111822B2 (ja) | 1986-03-07 | 1986-03-07 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4858190A (ja) |
| JP (1) | JPH07111822B2 (ja) |
| KR (1) | KR950002292B1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63316117A (ja) * | 1987-06-19 | 1988-12-23 | Fanuc Ltd | 信号出力装置 |
| US4984214A (en) * | 1989-12-05 | 1991-01-08 | International Business Machines Corporation | Multiplexed serial register architecture for VRAM |
| JP2721931B2 (ja) * | 1990-09-28 | 1998-03-04 | 三菱電機株式会社 | 半導体メモリのためのシリアル選択回路 |
| JPH04192809A (ja) * | 1990-11-27 | 1992-07-13 | Kawasaki Steel Corp | プログラマブル集積回路 |
| US5291450A (en) * | 1990-11-28 | 1994-03-01 | Matsushita Electric Industrial Co., Ltd. | Read circuit of dynamic random access memory |
| US5335199A (en) * | 1991-03-19 | 1994-08-02 | Fujitsu Limited | Multiport memory |
| JP2999845B2 (ja) * | 1991-04-25 | 2000-01-17 | 沖電気工業株式会社 | シリアルアクセスメモリの倍速コントロール方式 |
| US5216636A (en) * | 1991-09-16 | 1993-06-01 | Advanced Micro Devices, Inc. | Cmos memory cell |
| US5625602A (en) * | 1991-11-18 | 1997-04-29 | Kabushiki Kaisha Toshiba | NAND-type dynamic RAM having temporary storage register and sense amplifier coupled to multi-open bit lines |
| US5459733A (en) * | 1992-03-20 | 1995-10-17 | National Semiconductor Corporation | Input/output checker for a memory array |
| ATE159377T1 (de) * | 1992-06-09 | 1997-11-15 | Siemens Ag | Integrierte halbleiterspeicheranordnung |
| EP0573800B1 (de) * | 1992-06-09 | 1997-10-15 | Siemens Aktiengesellschaft | Integrierte Halbleiterspeicheranordnung |
| JP2664843B2 (ja) * | 1992-09-22 | 1997-10-22 | 株式会社東芝 | マルチポートメモリ |
| US5422998A (en) * | 1993-11-15 | 1995-06-06 | Margolin; Jed | Video memory with flash fill |
| US5532970A (en) * | 1995-03-03 | 1996-07-02 | Butler; Edward | No latency pipeline |
| US5822768A (en) * | 1996-01-11 | 1998-10-13 | Opti Inc. | Dual ported memory for a unified memory architecture |
| US6167486A (en) * | 1996-11-18 | 2000-12-26 | Nec Electronics, Inc. | Parallel access virtual channel memory system with cacheable channels |
| US5883844A (en) * | 1997-05-23 | 1999-03-16 | Stmicroelectronics, Inc. | Method of stress testing integrated circuit having memory and integrated circuit having stress tester for memory thereof |
| KR100468666B1 (ko) * | 1997-06-11 | 2005-04-06 | 삼성전자주식회사 | 반도체장치 |
| US5835441A (en) | 1997-08-21 | 1998-11-10 | Micron Technology, Inc. | Column select latch for SDRAM |
| FR2788865B1 (fr) * | 1999-01-27 | 2001-10-05 | St Microelectronics Sa | Dispositif de memorisation a acces multiple |
| US6708254B2 (en) | 1999-11-10 | 2004-03-16 | Nec Electronics America, Inc. | Parallel access virtual channel memory system |
| JP4612139B2 (ja) * | 2000-02-08 | 2011-01-12 | 富士通セミコンダクター株式会社 | 入力回路及びその入力回路を利用する半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072020A (ja) * | 1983-09-29 | 1985-04-24 | Nec Corp | デュアルポ−トメモリ回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4402067A (en) * | 1978-02-21 | 1983-08-30 | Moss William E | Bidirectional dual port serially controlled programmable read-only memory |
| US4498155A (en) * | 1979-11-23 | 1985-02-05 | Texas Instruments Incorporated | Semiconductor integrated circuit memory device with both serial and random access arrays |
| JPS57117168A (en) * | 1981-01-08 | 1982-07-21 | Nec Corp | Memory circuit |
| US4412313A (en) * | 1981-01-19 | 1983-10-25 | Bell Telephone Laboratories, Incorporated | Random access memory system having high-speed serial data paths |
| US4723226A (en) * | 1982-09-29 | 1988-02-02 | Texas Instruments Incorporated | Video display system using serial/parallel access memories |
| US4646270A (en) * | 1983-09-15 | 1987-02-24 | Motorola, Inc. | Video graphic dynamic RAM |
-
1986
- 1986-03-07 JP JP61048403A patent/JPH07111822B2/ja not_active Expired - Lifetime
- 1986-12-29 KR KR1019860011442A patent/KR950002292B1/ko not_active IP Right Cessation
-
1987
- 1987-01-20 US US07/005,104 patent/US4858190A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072020A (ja) * | 1983-09-29 | 1985-04-24 | Nec Corp | デュアルポ−トメモリ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4858190A (en) | 1989-08-15 |
| JPH07111822B2 (ja) | 1995-11-29 |
| KR950002292B1 (ko) | 1995-03-16 |
| KR870009384A (ko) | 1987-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62208491A (ja) | 半導体記憶装置 | |
| US7558127B2 (en) | Data output circuit and method in DDR synchronous semiconductor device | |
| US4866675A (en) | Semiconductor memory circuit having a delay circuit | |
| JPH0546040B2 (ja) | ||
| JPS63211198A (ja) | 半導体記憶装置 | |
| JP2000315390A (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
| US5042013A (en) | Semiconductor memory | |
| JPS62226498A (ja) | 半導体記憶装置 | |
| JPH09320261A (ja) | 半導体記憶装置および制御信号発生回路 | |
| US4985872A (en) | Sequencing column select circuit for a random access memory | |
| JPS62165785A (ja) | 半導体記憶装置 | |
| JP2624680B2 (ja) | 半導体記憶装置 | |
| JPH0766663B2 (ja) | ダイナミツク型ｒａｍ | |
| JP2892697B2 (ja) | 半導体記憶装置 | |
| JPS63261598A (ja) | 半導体メモリ | |
| JPS621182A (ja) | 半導体記憶装置 | |
| JPS6352398A (ja) | 半導体記憶装置 | |
| JPS63183687A (ja) | 半導体記憶装置 | |
| JPS62143279A (ja) | 半導体記憶装置 | |
| JPH0376094A (ja) | 半導体記憶装置 | |
| JPH06103773A (ja) | 半導体記憶装置 | |
| JPS62275384A (ja) | 半導体記憶装置 | |
| JPS62121985A (ja) | 半導体集積回路装置 | |
| JPH0366096A (ja) | スタティック型ｒａｍ | |
| JP2673309B2 (ja) | 半導体記憶装置 |