JPS59109965A - デ−タ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の分野〉 この発明Ｉ″ｉ、共通にアクセス可能なメモリを有する
複数のプロセッサを備えたデータ方式に、特に少なくと
も２個のプロセッサとメモリとの間において所望の同時
伝達が行なわれるような方式に関する。

〈発明の背景〉 現在の多数のデータ方式は、２個以上のデータ・プロセ
ッサと共通のメモリとを備えている。２個あるいはそれ
以上のプロセッサからメモリに対して同時にアクセスす
ることができることが望ましいけれども、このような同
時アクセスはそのメモリが複数のアクセス・ポートを持
たなければ不可能である。メモリが単一のアクセス・ポ
ートを有する場合には、そのメモリに対して同じ所定の
時間にアクセスを要求する複数のプロセッサは、メモリ
の争奪状態に在ると言われる。それ故、複数のプロセッ
サは単一のポートを経てメモリをアクセスする順番を待
たなければなら々い。より早く作動したプロセッサか大
量のデータの出入れを必要とするならば、その次に作動
するプロセッサの待ち時間は非常に長くなる。

この発明の目的は、各プロセッサが何時でもメモリに対
してアクセスすることができるように、メモリに対して
争奪のないアクセスを可能にすることにある。

争奪のない方式Ｃ以下に詳述する）に関する従来の方式
には、データ転送回路網中の複数の子−タ・バスと、こ
れと同数の複数のプロセッサであって各々がそれぞれの
データ・バスに結合されたものと、各々がすべてのデー
タ・バスに対して切換え接続できるようにされた複数の
メモリと、を備えだものがある。このような従来の方式
では、各プロセッサは複数のメモリのうちの１つのもの
に対して所定の時間の間接続される。この時間の間、他
のプロセッサはその１つのメモリをアクセスすることば
てきない。更に、プロセッサとメモリとデータ・バスと
の数か増加すれは、それに応じて回路網中の切換えユニ
ットの数と費用も増加する。このような従来の方式では
、争奪のなめメモリ・アクセスの目的は達成できない。

また、争奪のない方式に関する他の方法として、小片に
分割されたメモリ配列を使用するものがある。このメモ
リ配列には、１ワード中のビット数と同数の多数のメモ
リか存在する。従って、１ワードに３２ビツトを有する
方式では、各プロセッサに結合される各メモリハ３２個
存在する。また、この方式では、種々のプロセッサと種
々のメモリドの間でアドレスを転送し且つ信号を制御す
るために別個の制御バスが必要である。この小片に分割
されたメモリ配列の方式は他の前述の従来方式よシも複
雑ではないが、一時に唯一つのプロセッサをメモリに接
続することができるだけであるという点で、上記２種の
装置のうちで満足できるものでない。

〈発明の概要〉 この発明は、データ蓄積メモリと複数Ｎのデータ・プロ
セッサとの間で転送回路網を経てデータのワードを同時
に転送する方式であって転送制御手段をも含む方式にお
いて実施される。

この発明によれば、転送制御手段はＮ個のバッファ手段
を有し、各バッファ手段はプロセッサのそれぞれのもの
とＭ個のワードを一時的に蓄積するだめのメモリとの間
に結合されている。ここで、ＭはＮに比例している。各
バッファ手段は上記制御手段からの信号に応答して、そ
れ自体と各々のプロセッサとの間で、一時的に蓄積され
たワードを転送速度Ｘで直列的に転送し、かつ、それ自
体とメモリとの間で一時にＭ個のワードを並列的に転送
し、Ｎ個のバッファ手段とメモリとの間の転送は、各バ
ッファとそのプロセッサとの間のワードの転送が中断さ
れることなく連続して行なうことができるような速度で
連続的に行なわれる。

く好ましい実施例の詳細な説明〉 第１図の従来方式は、１例として、４個のプロセッサ１
０．１２．１４．１６．Ｌ、４個の３２ビツトメモリ２
０、２２．２４．２６と、データ転送回路網２８とを有
する。このデータ転送回路網２８は、各々が関連するプ
ロセッサ１０．１２．１４．１６にそれぞれ接続された
４イ固のバス・セント１１．１３．１５．１９を有して
いる。

各バス・セントは各メモリに切換え可能に接続されてい
る。スイッチば○印３０で模型的に示されておシ、この
スイッチ３０のようなスイッチが１６個ある。代表的な
データ・ワード当シ３２ビット（３２ビツト／データ・
ワード）方式に対する各バス・セットは実際には３２本
のワイヤを含み、スイッチ３０とその他の同様なスイッ
チは実際には３２極単投スイツチである。スイッチ制御
手段は図示されていないが、種々のプロセッサで制御さ
れる普通に設計されたものである。第１図及び後述の第
２図における種々の点における斜線に付された数字は、
その斜線が横切る線の信号ワイヤの数を示す。第１図で
は、種々の斜線の付いた線はすべて３２本のデータ・ワ
イヤを表わす。また、その他の接地ワイヤや制御ワイヤ
等はその３２本のワイヤに付加される。

動作中、各プロセッサはデータ転送回路網２８中の適切
なスイッチの設定によって選択された１つのメモリに結
合される。転送は、３０のようなスイッチで接続される
プロセッサとメモリ吉の間でいずれかの方向（で行なわ
れる。転送はビットを並列的に、ワードを直列的にして
行なわれる。す々わち、３２ビツトの第１のワードがメ
モリからプロセッサへ、あるいはその逆方向に転送され
、次に、第２の３２ビツトのワードがそれに続く、とい
ったように転送が行なわれる。２つのプロセッサか同時
に同じメモリと通信を望まない限り、各プロセッサはそ
の最大の速度で動作することかできる。

２つのプロセッサが同じメモリと通信を望む時は、一方
のプロセッサは所望のメモリと他方のプロセッサとの間
のデータ転送が完了するまで待機しなければならない。

データのブロックが大きい場合は、その待機は長くなり
、ある場合には、許容限界を越える。

この発明の好ましい実施例による第２図の装置は全く争
奪の無いものではない、か、以下に述べるように第１図
の回路よりもはるかに争奪の少ないものである。第２図
では、第１図の従来技術のプロセッサと同様な４個のプ
ロセッサ１０．１２．１４．１６か、点線の枠４１内の
データ転送回路網４０を経て全体的メモリ３８−１　、
３８−２．３８−３２　（図にはこのようなメモリが３
個だけ示されている）に結合されている。第１図の場合
と同様に、プロセッサの数（４）、ワード当りのビット
数（３２）、　３２個の１ビツト多数ワード・メモリに
細分されたメモリ数（１）等は単なる例である。特に、
８個のプロセッサは実際の装置のより代表的々ものであ
るが、４個はこの発明の詳細な説明するのにか々つだも
のである。プロセッサ１０のような各プロセッサは、フ
ェアチャイルド（Ｆａｉｒｃｈｉｌｄ　）社製のモデル
１ワ５０、テイジタル　イクイップメント（Ｄｉ　ｇ　
ｉ　ｔ　ａ　Ｉ　Ｅｑｕｉ　ｐｍｅｎｔ）社製のモデル
ＰＤＰ−１１／　２３％あるいはモトローラ（Ｍｏｔｏ
ｒｏｌａ）社製のモデル６８０００　　として市販され
ている標章のマイクロプロセッサからなるものでよい。

別の例では、１あるいはそれ以上のプロセッサは、大域
（グローバル）メモリからのデータを使用し、また／あ
るいは大域メモリ用に割当てられるデータを発生する特
別な目的の装置でもよい。

一例として、各プロセッサハ３２ビット・ワード、すな
わち各ワードが３２ビツトからなるものを使用している
。第２図に示すように、各プロセッサはまだ通常は約６
４，０００　（６４キロ）の３２ビツト・ワードを蓄積
するか、６４キロより少数あるいはより多数のワードを
蓄積することのできるメモリからなる。大域メモリ３８
は、インテル社から市販されているような３２個の１ビ
ツト多数ワ一ド固体メモリからなっている。メモリ３８
−１　、３８−２．・・・等の大域メモリ３８の各々の
部分は各多数ワードの１ビツトのみを記憶する。３２ビ
ツト装置では、３２個のこのようなメモリを必要とし、
各メモリは、例えハ少々く２もＮ×６４キロ・ワードの
各々の１ビツトを記憶する。こ＼で、Ｎはプロセッサの
数に等しい。データは４２−１，４２−２・・・４２−
３２　　のようなチーターバスによってメモリ３８へ、
およびメモリ３８から転送され、一方、制御（読出し／
書入れ）およびアドレス情報はバス４４および４４−１
．４４−２．４４−３２のような分板バスを経てメモリ
３８に送られる。

データ転送回路網４０け、各プロセッサの各ビットに関
連するＮ個のビット・データ・レジスタすなわちデータ
・バッファを具備している。こ＼でＮけ一般には装置の
プロセッサの数に等しいかその倍数となっている。従っ
て、プロセッサ１０（プロセッサ１とも示されている）
は、３２個の４ビツトφレジスタに接続されたメモリを
有している。

こ＼では３個の４ビツト・レジスタ、すなわちレジスタ
１−１、レジスタ１−２、レジスタ１−３２が示されて
いる。各大域メモリのデータ・バスは４個のデータ・レ
ジスタに接続されている。例えば、大域メモリ３８−２
はデータ・バス４２−２を経てレジスタ１−２、レジス
タ２−２．レジスタ３−２、レジスタ４−２に接続され
ている。各レジスタはレジスタＸ−Ｙの形で示されてお
り、Ｘはそのレジスタか接続されるプロセッサの数を示
し。

Ｙはそのレジスタが接続される大域メモリのビット位置
の数を表わす。例えは、レジスタ３−２（ｒｉプロセッ
サ３（プロセッサ１４と図示されている）に接続されて
おり、また大域メモ！Ｊ３８−２に接続されている。デ
ータのビットが各レジスタとそれに関連するプロセッサ
との間で直列的に転送され、またレジスタＬ大域メモリ
との間でピントが並列的に転送されるようにレジスタが
配列されている。

各データΦバス４２−Ｘ（Ｘ＝１．２．３．４）は複数
のレジスタに接続されているので、各レジスタはそのデ
ータ・バスに接続された４５で示すような横に細長い箱
型に示されたゲート手段を含んでいる。このゲート手段
の目的は、後程さらに詳細に説明するように、一度にメ
モリと１個のプロセッサにのみ関連するレジスタとの間
でデータの転送が行なわれるようにするためである。

データ転送回路網４Ｑはまた４個のアドレス・レジスタ
ＣＡ／Ｒ）　４６−１．４６−２　、４６−３．４６−
４を含み、各プロセッサに対して１個のアドレス・レジ
スタが存在する。すなわちＡ／Ｒレジスタ４６−１はプ
ロセッサ１に関連し、Ａ、／Ｒ，ｌ／レジスタ４６２ｔ
Ｉ′ｉプロセツサ２に関連し、以下同様な関係にある。

各アドレス・レジスタは一般には３０ビツトのメモリ・
アドレスおよび制御情報をもっている。全フロセッザ：
ｌＯ，１２，１４，１６と全アドレス・レジスタ４６−
１乃至４６−４との間にはアドレス／命令バス４８が接
続されている。各Ａ／Ｒレジスタにはデータ・レジスタ
４５等に含まれているゲート手段と同様な横に細長い箱
型に示されたゲート手段を含んでいる。プロセッサ１０
．１２、］−４，１６Ｉ″ｉバス４８を経て、プロセッ
サとメモリ３８との間で転送されるべきデータのメモリ
３８中における開始および終了アドレス、およびメモリ
３８へあるいはプロセッサへの転送の方向に関連する情
報を関連するアドレス・レジスタに転送する。

各Ａ／Ｒ，レジスタはそれが作用するプロセッサに関連
するデータ・レジスタに結合されている。すなわちＩＶ
／Ｒレジスタ１はプロセッサ１に関連するレジスタ１−
１．１−２、・・・１−３２に結合されている。他の１
ド−レス・レジスタは同様にそれに関連するレジスタに
接続されているが、図面を見易くするために図示されて
いない。Ａ／Ｒレジスタとデータ・レジスタとを接続す
る目的は、データ・レジスタを制御してデータ転送の方
向、すなわちプロセッサへあるいはプロセッサからのい
ずれかの方向を決定するためである。各Ａ／Ｒレジスタ
はカウンタあるいけそれと等価な構成を有しており、以
下に述べるように、Ａ／Ｒレジスタがアクセスされる毎
に、その中に蓄積されたアドレスが最終アドレスに達す
るまで蓄積されたメモリのアドレスを増加する。

制御手段５０ｉ第２図中のプロセッサ１０乃至］６、メ
モリ３８、Ａ／Ｒ，レジスタ４６−１乃至４６−４、レ
ジスタ１−１、ニー２、・・・４−３２の各々に結合さ
れてお勺、それらに制御およびタイミング情報を供給す
る。制御手段５０と他の素子との間の相互接続は図面を
簡単にするために第２図には示されていない。特に制御
手段５０け、各種のレジスタが付勢されてデータを受は
入れたシ、データを転送するための持続時間および速さ
を制御するための信号を発生する。

タイミング図表５２に示すように、レジスタは直列的に
付勢され、第１番目にレジスタ１群、すなわちレジスタ
１−１乃至１−３２、アドレス−レジスタ１が付勢され
、次にレジスタ２群、すなわちレジスタ２−１乃至２−
３２およびアドレス・レジスタ２が付勢され、以下同様
に順次付勢される。

代表的な速さく１÷時間スロット間の間隔）は１０メガ
ヘルツ（ＭＨｚ　）である。特定の組のデータ・レジス
タが付勢される同じ時間スロットの期間中に、関連する
アドレス・レジスタは付勢されて、もし存在すればそれ
に関連するプロセッサからの新しいアドレスを受取るか
、あるいはカウンタによって決定されたアドレスにある
メモリをアドレスシ、そのアドレス・レジスタをアドレ
スされた位置に書込むかあるい１ｄそれから読出すよう
にセットする。各時間スロットの終りに各レジスタ（関
連するプロセッサによるデータ転送が望まれるレジスタ
）は付勢され、それ自身とそれに関連するプロセッサと
の間で１ビツト・データを転送する。

第２図の装置の動作は、ハードウェアと準タイミング図
表との組合わせを示す第３図を参照することによって一
層明確に理解することかできる。

第２図の詳細々動作を説明する前に、その装置の動作理
論を説明する。装置の目的は、多数のプロセッサ１．２
．３．４（１０，１２，１４，１６）の各々が外観上、
プロセッサからメモリへあるいはメモリからプロセッサ
へデータを転送するために装置の大域メモリ３Ｂを排他
的に使用することにある。

その実際上の動作のために、装置は、大きなデータのブ
ロックが転送されることを必要とする。

これは、プロセッサがそれに関連するアドレス・レジス
タ４６に、転送されることか望まれるデータの大域メモ
リ中の開始および終了アドレスおよび転送の方向を転送
するために要する時間による。

一旦１＋ハウスキーピング１１が準備され、すべてのプ
ロセッサが同時動作を望む最悪状態を仮定すると、実際
のデータ転送が１はじまる。

以下の説明では、転送は大域メモリ３８から各種のプロ
セッサ１乃至４に向けて行なわれると仮定されているが
、データの転送はプロセッサから大域メモリへ、ある−
ばその組合わせ、すなわち大域メモリからあるプロセッ
サへ、および他のプロセッサから大域メモリへも行なわ
れるこ七を念頭に置いておく必要かある。

制御手段５０のタイミング制御のもとで、第１の時間ス
ロット期間中、４個のワードの群（ブロック）はＡ／Ｒ
，レジスタ１のカウンタ中に蓄積されたアドレスによっ
て決定される大域メモリ３８中のアドレスからレジスタ
１（レジスタ１−１、レジスタ１−２、・・・レジスタ
１−３２）に並列的に転送され、Ａ／Ｒレジスタ１のカ
ウンタは次の４個のワードの群のアドレスに増加される
。並列的に転送されるワードの数は装置中のプロセッサ
の数に等しいか、その倍数になっている。もし大域メモ
リかプロセッサと同じデータ転送率、例えばＸで動作で
きるとすれば、プロセッサの数に等しいワード数が並列
に転送される。もし大域メモリがプロセッサの動作率÷
Ｙで動作すれば、プロセッサの数の７倍のワードが並列
に転送される。以下では大域メモリ３８のデータ転送率
およびプロセッサのデータ転送率は共にＸであると仮定
する。例えは転送率ＸはＩＭＨｚとすることができる。

続く第２の時間スロット期間中、プロセッサ２用として
予定された４個のワードの第２の群はＡ／Ｒレジスタ２
によってアドレスされる位置にある大域メモリ３８から
レジスタ２（レジスタ２−１、レジスタ２−２、・・・
レジスタ２−３２）に転送される。同じ時間スロット期
間中、レジスタ１からの第１のワードはプロセッサ１の
メモリへ転送される。

続く第３の時間スロット期間中、データはＡ／Ｒレジス
タ３によってアドレスされた位置にある大域メモリ３８
からレジスタ３（レジスタ３−１．レジスタ３−２、・
・・レジスタ３−３２）に転送される。

その時間スロット期間中、レジスタ１中の４個のワード
の第２の群はプロセッサ１のメモリに転送され、レジス
タ２中の４個のワードの第１の群はプロセッサ２のメモ
リに転送される。

続く第４の時間スロット期間中、４個のワードの群はＡ
／Ｒ，レジスタ４によってアドレスされる位置にある大
域メモリ３８からレジスタ４（レジスタ４−１、レジス
タ４−２、・・・レジスタ４−３２）に転送され、レジ
スタ１中の４個のワードの第３の群ハプロセッサ１のメ
モリに転送され、レジスタ２０４個のワードの第２の群
はプロセッサ２のメモリに転送され、レジスタ３中の４
個のワードの第１の群はプロセッサ３のメモリに転送さ
れる。

続く第５の時間スロット期間中、大域メモリ３８からの
４個のワードの第２の群は、レジスタ１に転送された４
個のワードからなる第１の群のうちのレジスタ１中にあ
る４番目のワードがプロセッサ１のメモリに転送された
とき、上記レジスタ１に転送される。他のレジスタの各
々のワードのそれに関連するプロセッサのメモリへの転
送はその第５の時間スロット期間中に行なわれる。

上記と同様な動作が、各種のプロセッサのデータ転送の
要求が満たされるまで、後続する時間スロット内で行な
われる。重要な点は、一旦データの転送が開始されると
、各プロセッサはその回路か可能な速さでデータを受入
れるという点である。

従って、各プロセッサは見掛上大域メモリの専属のよう
になシ、そのためたとえ大域メモリ３８が１つの時間ス
ロット中に４個のワードを含む１個のメモリ・アドレス
から読出すことができるか、あるいは書込むことか出来
ても、すべてのプロセッサは実効的には同時に動作させ
られるようになる。

動作をさらに詳細に説明するために、第３図は第２図に
関して（３２の）ビット１のデータを含む大域メモリ１
を拡大してさらに詳細に示している。

他の３１個の大域メモｌｄ同一である。メモリにはそれ
ぞれ多数のワードを蓄積する４個の領域６０．６２．６
４．６６があシ、各領域はそれぞれプロセッサ１が要求
するαデータ、プロセッサ２が要求するβデータ、プロ
セッサ３か要求するβデータ、プロセッサ４が要求する
βデータを蓄積している。

２あるいはそれ以上のプロセッサが同じメモリ位置から
のデータを必要りすることもある。従って、例えばメモ
リ領域６０および６２が同じあるいは少々くとも重畳す
ることもある。大域メモリｌＵ゛データ・レジスタＸ−
１の各々に並列的に結合される。

こ５て１け大域メモリ１に対応し、Ｘの憩（ｒｉデータ
ーレジスタが接続される特定のプロセッサ１．２．３、
あるいは４に対応する。

各レジスタにおけるレジスタ・ゲート、制御手段５０（
第２図）とデータ・レジスタとの間の接続、アドレス−
レジスタ（第２図）とデータ装置七の間の相互接続関係
は示されていな−か、これらは通常の設計のものであり
、また大域メモリＬ一時に１個のプロセッサに関連する
レジスタのみとの間でデータを転送できるものである。

大域メモリは、４個の連続するワードの群か１つの単位
として一諸に機能的に転送されるように配列されている
。第３図において、プロセッサ１のメモＩＪ　１０ａは
第２図に示したものに比して拡大して詳細に示されてい
る。他のプロセッサのメモリはプロセッサ１のメモリと
同様である。各プロセッサのメモリｉ、ｌ：Ａ、Ｂ、、
Ｃ・・・・・■・・・・・・と示された３２ビツトのワ
ード用の蓄積位置からなっている。

図には示されていないか、メモリｌｏａのビット２はレ
ジスタ１−２からのデータを受信するように接続されて
おシ、ビット３はレジスタニー３からのデータを受信す
るように接続されてお殴、以下同様に接続されている。

第３図の右上部の図表の左側にはメモリ３８から回路網
４０中のレジスタに転送されるワードが示されており、
その右側には回路網４０中のレジスタから連続する時間
スロット期間中に各プロセッサに転送されるワードが示
されている。従って、時間スロット１では、大域メモリ
３８はＡ／Ｒレジスタｌ（第２図）によってアドレスさ
れて、大域メモリ領域６０および他の３１個の大域メモ
リ（図示せず）の同等領域からのαワード１．２．３．
４をレジスタ１−１および３１個の池のレジスタ１−Ｘ
（図示せず）に転送する。Ａ／Ｒ，レジスタによる適当
なレジスタへのデータのゲートおよび大域メモリのアド
レスは制御手段５０（第２図）からのタイミング信号の
制御のもとで行なわれる。

続く時間スロット２．３．４等の間では、連続するワー
ドは図表に示すように転送される。第３図の図表の矢印
′７０によって示すように時間スロット６の終了時の状
態を示している。すなわち、βワード５．６、ワ、８は
レジスタ２−１へ転送され、ワードα５ｂレジスタ１−
１からメモリ１０ａの位置Ｅに転送され、ワードβ４は
レジスタ２−１からプロセッサ２のメモリ１２ａの位置
りに転送される。また図示されていないが、ワードγ３
はレジスタ３−１からプロセッサ３用のメモリに転送さ
れ、ワードδ２はレジスタ４−１からプロセッサ４用の
メモリに転送される。

一旦ワードか大域メモリの位置から移されると、これら
の位置は第３図に空白として示されているようになる。

実際にはデータが読出されてプロセッサへ送られてもメ
モリは々おデータを含んでいる。

これの動作を詳細に述べる前に一般的に示したように、
すべてのレジスタが一旦満たされた後、各プロセッサの
メモリはその回路の許容速さと同じ速さてデータを受入
れ、従って各プロセッサのメモリは見掛上大域メモリ３
８の専属のようになる。

上に述べた大域メモリからプロセッサへのデータ転送動
作とは反対に、プロセッサから大域メモリへのデータ転
送では、データはプロセッサ（例えはプロセッサｌ）か
らそれに関連するレジスタ（例えはレジスタ１−Ｘ）へ
、そのレジスタかいっばいになるまで時間スロット当シ
１ワードの割合で転送される。次して適当なＡ／Ｒレジ
スタ（例えばＡ／Ｒｌ　）からのアドレス信号によって
決定される４個の大域メモリの位置へレジスタか並列的
に移されると、そのプロセスかくり返される。

ワード当りのビット数、プロセッサの数についてそれぞ
れ与えられた数１１佳、すべてのプロセッサか同時に取
扱われることを望むという事実、すべてのプロセッサが
、データをメモリに書込むことに対立するものとしてメ
モリからデータを読出すという事実、プロセンサのメモ
リの速さと大域メモリの速さが同じであるという事実、
はすべで−例りして示されたものである。

従って、ワード当りのビット数は３２よりも多くも少な
くもすることができ、プロセッサの数Ｉ′ｉ４より多く
も少々くもすることかでき、８個が代表的な数１世であ
る。大域メモリと全プロセッサよりも少数のプロセッサ
との間でデータを同時に転送することかでき、またすべ
てのプロセッサある因は幾つかのプロセッサか大域メモ
リからデータを受信している間は、プロセッサは大域メ
モリへデータを転送しないかあるいは幾つかのプロセッ
サが大域メモリへデータを転送し、プロセッサが大域メ
モリからデータを受信していないときは、すべてのプロ
セッサが大域メモリへデータを転送する？Ｃとができる
。さらに、大域メモリはプロセッサのメモリよりも低速
で動作することができる。

大域メモリはより高速で動作すること沌４できるか、良
好にマツチした装置ではない。

一例として、プロセッサがＩＭＨｚのデータ転送率で動
作し、大域メモリが０．５ＭＨ２の転送率で動作すると
、各レジスタ１−１．１−２、・・・２−１．２−２１
・・・４−３２は８ワードを保持し、８ワードが大域メ
モリと各レジスタとの間で同時に一度に転送される。こ
の場合、大域メモリは８ワード・（２３） バッファ（図示せず〕を持ち、ｏ　、　５　ＭＨｚの動
作率で並列的にデータを受信し、１．０Ｍ１（ｚの動作
率で並列的に適当なレジスタにデータを転送し、またこ
れと反対に０．５Ｍ’、Ｈｚの動作率でデータを転送し
、１．０ＭＨｚでデータを受信するようにすることもで
きる。

この装置はまたプロセッサからプロセッサへの直接転送
単独、プロセッサから大域メモリへおよび大域メモリか
らプロセッサへの同時転送も可能である。従って、例え
はプロセッサｌは命令信号ｉ　Ａ／Ｒレジスタ１に送り
、転送されるべきデータを他のプロセッサ（例えはプロ
セッサ２）からそのレジスタを経てレジスタｌ−Ｘに直
接転送することもできる。この場合、データを送るプロ
セッサは４個のワードをそれに関連するレジスタ、例エ
バレジスタ２−Ｘへ４個の連続する時間スロット中に直
列的に転送する。次いでレジスタｌ　−Ｘ用の適当な時
間スロット中に、データはレジスタ２−Ｘからレジスタ
１−Ｘへ並列的に転送され、その後レジスタｌ−Ｘけプ
ロセッサｌ用のメモリ（２４） へ時間スロット当シ１ワードを移し、一方レジスタ２−
ＸＶＣＩ″ｉプロセッサ２から時間スロット当シェフー
ド供給される。

プロセンサから大域メモリへの転送ある贋は大域メモリ
からプロセッサへの転送と同様に、一旦初期体制か完成
すると、各プロセッサはその設計された速度でデータを
転送する。

【図面の簡単な説明】

第１図は従来技術による多数メモリ（マルチメモリ）、
多数プロセッサ（マルチプロセッサ）装置をブロック図
の形で示した図、 第２図はこの発明による多数メモリ、多数プロセッサ装
置をブロック図の形で示した図、第３図は典型的なプロ
セッサ・メモリと典型的な入域メモリの内容を第２図よ
シも詳細に示した第２図の装置の一部分を示した図であ
る。 １０．１２．１４．１６・・・データ愉プロセッサ、３
８・・・データ蓄積メモリ、４０・・・転送回路網、５
０・・・制御手段、１−１〜１−３２．２−１〜２−３
２等・・・バッファ手段（レジスタ）。

Claims (1)

【特許請求の範囲】
1. （１）データ蓄積メモリと複数個のデータ・プロセッサ
   との間で制御手段によって発生される信号の制御のもと
   て転送回路網を経てデータのワードを同時に転送するだ
   めの装置であって、 上記回路網はＮ個のバッファ手段を含み、各バッファ手
   段は上記プロセッサのそれぞれのものと上記メモリとの
   間に結合されており、各バッファ手段は上記制御手段か
   らの信号に応答して、Ｍ個のワード（ＭＩｒｉＮに比例
   する）を一時的に蓄積し、一時的に蓄積されたワードを
   、そのバッファ自身と上記プロセッサのそれぞれのもの
   との間で転送率Ｘで直列的に転送し、また上記一時的に
   蓄積されたＭ個のワードをそのバッファ自身と上記メモ
   リとの間で一度に並列的に転送し、Ｎ個のバッファ手段
   とメモリとの間の転送は連続して行なわれ。 上記転送率ＸＩｉ、上記プロセッサの各々と上記バッフ
   ァ手段のそれぞれのものとの間でワードが中断すること
   なく転送されるように定められている。データ転送装置
   。