JPH0128972B2 - - Google Patents

Description

【発明の詳細な説明】 ＜発明の分野＞ この発明は、共通にアクセス可能なメモリを有
する複数のプロセツサを備えたデータ方式に、特
に少なくとも２個のプロセツサとメモリとの間に
おいて所望の同時伝達が行なわれるような方式に
関する。

＜発明の背景＞ 現在の多数のデータ方式は、２個以上のデー
タ・プロセツサと共通のメモリとを備えている。
２個あるいはそれ以上のプロセツサからメモリに
対して同時にアクセスすることができることが望
ましいけれども、このような同時アクセスはその
メモリが複数のアクセス・ポートを持たなければ
不可能である。メモリが単一のアクセス・ポート
を有する場合には、そのメモリに対して同じ所定
の時間にアクセスを要求する複数のプロセツサ
は、メモリの争奪状態に在ると言われる。それ
故、複数のプロセツサは単一のポートを経てメモ
リをアクセスする順番を持たなければならない。
より早く作動したプロセツサが大量のデータの出
入れを必要とするならば、その次に作動するプロ
セツサの待ち時間は非常に長くなる。

この発明の目的は、各プロセツサが何時でもメ
モリに対してアクセスすることができるように、
メモリに対して争奪のないアクセスを可能にする
ことにある。

争奪のない方式（以下に詳述する）に関する従
来の方式には、データ転送回路網中の複数のデー
タ・バスと、これと同数の複数のプロセツサであ
つて各々がそれぞれのデータ・バスに結合された
ものと、各々がすべてのデータ・バスに対して切
換え接続できるようにされた複数のメモリと、を
備えたものがある。このような従来の方式では、
各プロセツサは複数のメモリのうちの１つのもの
に対して所定の時間の間接続される。この時間の
間、他のプロセツサはその１つのメモリをアクセ
スすることはできない。更に、プロセツサとメモ
リとデータ・バスとの数が増加すれば、それに応
じて回路網中の切換えユニツトの数と費用も増加
する。このような従来の方式では、争奪のないメ
モリ・アクセスの目的は達成できない。

また、争奪のない方式に関する他の方法とし
て、ビツトに分割されたメモリ配列を使用するも
のがある。このメモリ配列には、１ワード中のビ
ツト数と同数のメモリが存在する。従つて、１ワ
ードに32ビツトを有する方式では、各プロセツサ
に結合される各メモリは32個存在する。また、こ
の方式では、種々のプロセツサと種々のメモリと
の間でアドレスを転送し且つ信号を制御するため
に別個の制御バスが必要である。このビツトに分
割されたメモリ配列の方式は他の前述の従来方式
よりも複雑ではないが、一時に唯一つのプロセツ
サをメモリに接続することができるだけであると
いう点で、上記２種の方式のうちで満足できるも
のでない。

＜発明の概要＞ この発明は、データ蓄積メモリと複数Ｎ個のデ
ータ・プロセツサとの間で転送回路網を経てデー
タのワードを同時に転送する方式であつて転送制
御手段をも含む方式において実施される。

この発明によれば、転送制御手段はＮ個のバツ
フア手段を有し、各バツフア手段はプロセツサの
それぞれのものとＭ個のワードを一時的に蓄積す
るためのメモリとの間に結合されている。ここ
で、ＭはＮに比例している。各バツフア手段は上
記制御手段からの信号に応答して、それ自体と
各々のプロセツサとの間で、一時的に蓄積された
ワードを転送速度Ｘで直列的に転送し、かつ、そ
れ自体とメモリとの間で一時にＭ個のワードを並
列的に転送し、Ｎ個のバツフア手段とメモリとの
間の転送は、各バツフアとそのプロセツサとの間
のワードの転送が中断されることなく連続して行
なうことができるような速度で連続的に行なわれ
る。

＜従来方式の例＞ 第１図の従来方式は、１例として、４個のプロ
セツサ１０，１２，１４，１６と、４個の32ビツ
トメモリ２０，２２，２４，２６と、データ転送
回路網２８とを有する。このデータ転送回路網２
８は、各々が関連するプロセツサ１０，１２，１
４，１６にそれぞれ接続された４個のバス・セツ
ト１１，１３，１５，１７を有している。各バ
ス・セツトは各メモリに切換え可能に接続されて
いる。スイツチは〇印３０で模型的に示されてお
り、このスイツチ３０のようなスイツチが16個あ
る。代表的なデータ・ワード当り32ビツト（32ビ
ツト／データ・ワード）方式に対する各バス・セ
ツトは実際には32本のワイヤを含み、スイツチ３
０とその他の同様なスイツチは実際には32極単投
スイツチである。スイツチ制御手段は図示されて
いないが、種々のプロセツサで制御される普通に
設計されたものである。第１図及び後述の第２図
における種々の点における斜線に付された数字
は、その斜線が横切る線の信号ワイヤの数を示
す。第１図では、種々の斜線の付いた線はすべて
32本のデータ・ワイヤを表わす。また、その他の
接地ワイヤや制御ワイヤ等はその32本のワイヤに
付加される。

動作中、各プロセツサはデータ転送回路網２８
中の適切なスイツチの設定によつて選択された１
つのメモリに結合される。転送は、３０のような
スイツチで接続されるプロセツサとメモリとの間
でいずれの方向にも行なわれる。転送はビツトを
並列的に、ワードを直列的にして行なわれる。す
なわち、32ビツトの第１のワードがメモリからプ
ロセツサへ、あるいはその逆方向に転送され、次
に、第２の32ビツトのワードがそれに続く、とい
つたように転送が行なわれる。２つのプロセツサ
が同時に同じメモリと通信を望まない限り、各プ
ロセツサはその最大の速度で動作することができ
る。２つのプロセツサが同じメモリと通信を望む
時は、一方のプロセツサは所望のメモリと他方の
プロセツサとの間のデータ転送が完了するまで待
機しなければならない。データのブロツクが大き
い場合は、その待機は長くなり、ある場合には、
許容限界を越える。

＜この発明の実施例＞ この発明の好ましい実施例による第２図の装置
は全く争奪の無いものではないが、以下に述べる
ように第１図の回路よりもはるかに争奪の少ない
ものである。第２図では、第１図の従来技術のプ
ロセツサと同様な４個のプロセツサ１０，１２，
１４，１６が、点線の枠４１内のデータ転送回路
網４０を経て大域（グローバル）メモリ３８−
１，３８−２，３８−３２（図にはこのようなメ
モリが３個だけ示されている）に結合されてい
る。第１図の場合と同様に、プロセツサの数(4)、
ワード当りのビツト数（32）、32個の１ビツト多
数ワード・メモリに細分されたメモリ数(1)等は単
なる例である。特に、８個のプロセツサは実際の
装置のより代表的なものであるが、４個はこの発
明の原理を説明するのにかなつたものである。プ
ロセツサ１０のような各プロセツサは、フエアチ
ヤイルド（Fairchild）社製のモデル1750、デイ
ジタル イクイツプメント（Digital
Equipment）社製のモデルPDP−11／23、ある
いはモトローラ（Motorola）社製のモデル68000
として市販されている標準のマイクロプロセツサ
からなるものでよい。別の例では、１あるいはそ
れ以上のプロセツサは、大域（グローバル）メモ
リからのデータを使用し、また／あるいは大域メ
モリ用に割当てられるデータを発生する特別な目
的の装置でもよい。

一例として、各プロセツサは32ビツト・ワー
ド、すなわち各ワードが32ビツトからなるものを
使用している。第２図に示すように、各プロセツ
サはまた通常は約64000（64キロ）の32ビツト・ワ
ードを蓄積するメモリからなるが、64キロより少
数あるいはより多数のワードを蓄積することので
きるメモリで構成することも可能である。大域メ
モリ３８は、インテル社から市販されているよう
な32個の１ビツト多数ワード固体メモリからなつ
ている。メモリ３８−１，３８−２，…等の大域
メモリ３８の各々の部分は各多数ワードの１ビツ
トのみを記憶する。32ビツト装置では、32個のこ
のようなメモリを必要とし、各メモリは、例えば
少なくともＮ×64キロ・ワードの各々の１ビツト
を記憶する。こゝで、Ｎはプロセツサの数に等し
い。データは４２−１，４２−２…４２−３２の
ようなデータ・バスによつてメモリ３８へ、およ
びメモリ３８から転送され、一方、制御（読出
し／書入れ）およびアドレス情報はバス４４およ
び４４−１，４４−２，４４−３２のような分岐
バスを経てメモリ３８に送られる。

データ転送回路網４０は、各プロセツサの各ビ
ツトに関連するＮ個のビツト・データ・レジスタ
すなわちデータ・バツフアを具備している。こゝ
でＮは一般には装置のプロセツサの数に等しいか
その倍数となつている。従つて、プロセツサ１０
（プロセツサ１とも示されている）は、32個の４
ビツト・レジスタに接続されたメモリを有してい
る。こゝでは３個の４ビツト・レジスタ、すなわ
ちレジスタ１−１、レジスタ１−２、レジスタ１
−３２が示されている。各大域メモリのデータ・
バスは４個のデータ・レジスタに接続されてい
る。例えば、大域メモリ３８−２はデータ・バス
４２−２を経てレジスタ１−２、レジスタ２−
２、レジスタ３−２、レジスタ４−２に接続され
ている。各レジスタはレジスタＸ−Ｙの形で示さ
れており、Ｘはそのレジスタが接続されるプロセ
ツサの番号を示し、Ｙはそのレジスタが接続され
る大域メモリのビツト位置の番号を表わす。例え
ば、レジスタ３−２はプロセツサ３（プロセツサ
１４と図示されている）に接続されており、また
大域メモリ３８−２に接続されている。データの
ビツトが各レジスタとそれに関連するプロセツサ
との間で直列的に転送され、またレジスタと大域
メモリとの間でビツトが並列的に転送されるよう
にレジスタが配列されている。

各データ・バス４２−Ｘ（Ｘ＝１、２、３、４
…32）は複数のレジスタに接続されているので、
各レジスタはそのデータ・バスに接続された４５
で示すような横に細長い箱型に示されたゲート手
段を含んでいる。このゲート手段の目的は、後程
さらに詳細に説明するように、一度にメモリと１
個のプロセツサにのみ関連するレジスタとの間で
データの転送が行なわれるようにするためであ
る。

データ転送回路網４０はまた４個のアドレス・
レジスタ（Ａ／Ｒ）４６−１，４６−２，４６−
３，４６−４を含み、各プロセツサに対して１個
のアドレス・レジスタが存在する。すなわちＡ／
Ｒレジスタ４６−１はプロセツサ１に関連し、
Ａ／Ｒレジスタ４６−２はプロセツサ２に関連
し、以下同様な関係にある。各アドレス・レジス
タは一般には30ビツトのメモリ・アドレスおよび
制御情報をもつている。全プロセツサ１０，１
２，１４，１６と全アドレス・レジスタ４６−１
乃至４６−４との間にはアドレス／命令バス４８
が接続されている。各Ａ／Ｒレジスタにはデー
タ・レジスタ４５等に含まれているゲート手段と
同様な横に細長い箱型に示されたゲート手段を含
んでいる。プロセツサ１０，１２，１４，１６は
バス４８を経て、プロセツサとメモリ３８との間
で転送されるべきデータのメモリ３８中における
開始および終了アドレス、およびメモリ３８へあ
るいはプロセツサへの転送の方向に関連する情報
を関連するアドレス・レジスタに転送する。

各Ａ／Ｒレジスタはそれが作用するプロセツサ
に関連するデータ・レジスタに結合されている。
すなわちＡ／Ｒレジスタ１はプロセツサ１に関連
するレジスタ１−１，１−２，…１−３２に結合
されている。他のアドレス・レジスタは同様にそ
れに関連するレジスタに接続されているが、図面
を見易くするために図示されていない。Ａ／Ｒレ
ジスタとデータ・レジスタとを接続する目的は、
データ・レジスタを制御してデータ転送の方向、
すなわちプロセツサへあるいはプロセツサからの
いずれかの方向を決定するためである。各Ａ／Ｒ
レジスタはカウンタあるいはそれと等価な構成を
有しており、以下に述べるように、Ａ／Ｒレジス
タがアクセスされる毎に、その中に蓄積されたア
ドレスが最終アドレスに達するまで蓄積されたメ
モリのアドレスを増加する。

制御手段５０は第２図中のプロセツサ１０乃至
１６、メモリ３８、Ａ／Ｒレジスタ４６−１乃至
４６−４、レジスタ１−１，１−２，…４−３２
の各々に結合されており、それらに制御およびタ
イミング情報を供給する。制御手段５０と他の素
子との間の相互接続は図面を簡単にするために第
２図には示されていない。特に制御手段５０は、
各種のレジスタが付勢されてデータを受け入れた
り、データを転送するための持続時間および速さ
を制御するための信号を発生する。

タイミング図表５２に示すように、レジスタは
直列的に付勢され、第１番目にレジスタ１群、す
なわちレジスタ１−１乃至１−３２、アドレス・
レジスタ１が付勢され、次にレジスタ２群、すな
わちレジスタ２−１乃至２−３２およびアドレ
ス・レジスタ２が付勢され、以下同様に順次付勢
される。代表的な速さ（１÷時間スロツト間の間
隔）は10メガヘルツ（ＭHz）である。特定の組の
データ・レジスタが付勢される同じ時間スロツト
の期間中に、関連するアドレス・レジスタは付勢
されて、もし存在すればそれに関連するプロセツ
サからの新しいアドレスを受取るか、あるいはカ
ウンタによつて決定されたアドレスにあるメモリ
をアドレスし、そのアドレス・レジスタをアドレ
スされた位置に書込むかあるいはそれから読出す
ようにセツトする。各時間スロツトの終りに各レ
ジスタ（関連するプロセツサによるデータ転送が
望まれるレジスタ）は付勢され、それ自身とそれ
に関連するプロセツサとの間で１ビツト・データ
を転送する。

第２図の装置の動作は、ハードウエアと準タイ
ミング図表との組合わせを示す第３図を参照する
ことによつて一層明確に理解することができる。
第２図の詳細な動作を説明する前に、その装置の
動作理論を説明する。装置の目的は、多数のプロ
セツサ１，２，３，４，１０，１２，１４，１６
の各々が外観上、プロセツサからメモリへあるい
はメモリからプロセツサへデータを転送するため
に装置の大域メモリ３８を排他的に使用すること
にある。

その実際上の動作のためには、装置は、大きな
データのブロツクが転送されることを必要とす
る。これは、プロセツサがそれに関連するアドレ
ス・レジスタ４６に、転送されることが望まれる
データの大域メモリ中の開始および終了アドレス
および転送の方向を転送するために要する時間に
よる。一旦“ハウスキーピング”が準備され、す
べてのプロセツサが同時動作を望む最悪状態を仮
定すると、実際のデータ転送がはじまる。

以下の説明では、転送は大域メモリ３８から各
種のプロセツサ１乃至４に向けて行なわれると仮
定されているが、データの転送はプロセツサから
大域メモリへ、あるいはその組合わせ、すなわち
大域メモリからあるプロセツサへ、および他のプ
ロセツサから大域メモリへも行なわれることを念
頭に置いておく必要がある。

制御手段５０のタイミング制御のもとで、第１
の時間スロツト期間中、４個のワードの群（ブロ
ツク）はＡ／Ｒレジスタ１のカウンタ中に蓄積さ
れたアドレスによつて決定される大域メモリ３８
中のアドレスからレジスタ１（レジスタ１−１、
レジスタ１−２，…レジスタ１−３２）に並列的
に転送され、Ａ／Ｒレジスタ１のカウンタは次の
４個のワードの群のアドレスに増加される。並列
的に転送されるワードの数は装置中のプロセツサ
の数に等しいか、その倍数になつている。もし大
域メモリがプロセツサと同じデータ転送率、例え
ばＸで動作できるとすれば、プロセツサの数に等
しいワード数が並列に転送される。もし大域メモ
リがプロセツサの動作率÷Ｙで動作すれば、プロ
セツサの数のＹ倍のワードが並列に転送される。
以下では大域メモリ３８のデータ転送率およびプ
ロセツサのデータ転送率は共にＸであると仮定す
る。例えば転送率Ｘは1MHzとすることができる。

続く第２の時間スロツト期間中、プロセツサ２
用として予定された４個のワードの第２の群は
Ａ／Ｒレジスタ２によつてアドレスされる位置に
ある大域メモリ３８からレジスタ２（レジスタ２
−１、レジスタ２−２、…レジスタ２−３２）に
転送される。同じ時間スロツト期間中、レジスタ
１からの第１のワードはプロセツサ１のメモリへ
転送される。

続く第３の時間スロツト期間中、データはＡ／
Ｒレジスタ３によつてアドレスされた位置にある
大域メモリ３８からレジスタ３（レジスタ３−
１、レジスタ３−２、…レジスタ３−３２）に転
送される。その時間スロツト期間中、レジスタ１
中の４個のワードの第２の群はプロセツサ１のメ
モリに転送され、レジスタ２中の４個のワードの
第１の群はプロセツサ２のメモリに転送される。

続く第４の時間スロツト期間中、４個のワード
の群はＡ／Ｒレジスタ４によつてアドレスされる
位置にある大域メモリ３８からレジスタ４（レジ
スタ４−１、レジスタ４−２、…レジスタ４−３
２）に転送され、レジスタ１中の４個のワードの
第３の群はプロセツサ１のメモリに転送され、レ
ジスタ２の４個のワードの第２の群はプロセツサ
２のメモリに転送され、レジスタ３中の４個のワ
ードの第１の群はプロセツサ３のメモリに転送さ
れる。

続く第５の時間スロツト期間中、大域メモリ３
８からの４個のワードの第２の群は、レジスタ１
に転送された４個のワードからなる第１の群のう
ちのレジスタ１中にある４番目のワードがプロセ
ツサ１のメモリに転送されたとき、上記レジスタ
１に転送される。他のレジスタの各々のワードの
それに関連するプロセツサのメモリへの転送はそ
の第５の時間スロツト期間中に行なわれる。

上記と同様な動作が、各種のプロセツサのデー
タ転送の要求が満たされるまで、後続する時間ス
ロツト内で行なわれる。重要な点は、一旦データ
の転送が開始されると、各プロセツサはその回路
が可能な速さでデータを受入れるという点であ
る。従つて、各プロセツサは見掛上大域メモリの
専属のようになり、そのためたとえ大域メモリ３
８が１つの時間スロツト中に４個のワードを含ぬ
１個のメモリ・アドレスから読出すことができる
か、あるいは書込むことが出来ても、すべてのプ
ロセツサは実効的には同時に動作させられるよう
になる。

動作をさらに詳細に説明するために、第３図は
第２図に関して（32の）ビツト１のデータを含む
大域メモリ１を拡大してさらに詳細に示してい
る。他の31個の大域メモリは同一である。メモリ
にはそれぞれ多数のワードを蓄積する４個の領域
６０，６２，６４，６６があり、各領域はそれぞ
れプロセツサ１が要求するαデータ、プロセツサ
２が要求するβデータ、プロセツサ３が要求する
γデータ、プロセツサ４が要求するδデータを蓄
積している。２あるいはそれ以上のプロセツサが
同じメモリ位置からのデータを必要とすることも
ある。従つて、例えばメモリ領域６０および６２
が同じあるいは少なくとも重畳することもある。
大域メモリ１はデータ・レジスタＸ−１の各々に
並列的に結合される。こゝで１は大域メモリ１に
対応し、Ｘの値はデータ・レジスタが接続される
特定のプロセツサ１，２，３あるいは４に対応す
る。

各レジスタにおけるレジスタ・ゲート、制御手
段５０（第２図）とデータ・レジスタとの間の接
続、アドレス・レジスタ（第２図）とデータ装置
との間の相互接続関係は示されていないが、これ
らは通常の設計のものであり、また大域メモリと
一時に１個のプロセツサに関連するレジスタのみ
との間でデータを転送できるものである。

大域メモリは、４個の連続するワードの群が１
つの単位として一諸に機能的に転送されるように
配列されている。第３図において、プロセツサ１
のメモリ１０ａは第２図に示したものに比して拡
大して詳細に示されている。他のプロセツサのメ
モリはプロセツサ１のメモリと同様である。各プ
ロセツサのメモリはＡ、Ｂ、Ｃ…Ｉ…と示された
32ビツトのワード用の蓄積位置からなつている。
図には示されていないが、メモリ１０ａのビツト
２はレジスタ１−２からのデータを受信するよう
に接続されており、ビツト３はレジスタ１−３か
らのデータを受信するように接続されており、以
下同様に接続されている。

第３図の右上部の図表の左側にはメモリ３８か
ら回路網４０中のレジスタに転送されるワードが
示されており、その右側には回路網４０中のレジ
スタから連続する時間スロツト期間中に各プロセ
ツサに転送されるワードが示されている。従つ
て、時間スロツト１では、大域メモリ３８はＡ／
Ｒレジスタ１（第２図）によつてアドレスされ
て、大域メモリ領域60および他の31個の大域メモ
リ（図示せず）の同等領域からのαワード１、
２、３、４をレジスタ１−１および31個の他のレ
ジスタ１−Ｘ（図示せず）に転送する。Ａ／Ｒレ
ジスタによる適当なレジスタへのデータのゲート
および大域メモリのアドレスは制御手段５０（第
２図）からのタイミング信号の制御のもとで行な
われる。

続く時間スロツト２，３，４等の間では、連続
するワードは図表に示すように転送される。第３
図の図表の矢印７０によつて示すように時間スロ
ツト６の終了時の状態を示している。すなわち、
βワード５、６、７、８はレジスタ２−１へ転送
され、ワードα5はレジスタ１−１からメモリ１
０ａの位置Ｅに転送され、ワードβ4はレジスタ
２−１からプロセツサ２のメモリ１２ａの位置Ｄ
に転送される。図示されていないが、ワードγ3
はレジスタ３−１からプロセツサ３用のメモリに
転送され、ワードδ2はレジスタ４−１からプロセ
ツサ４用のメモリに転送される。

一旦ワードが大域メモリの位置から移される
と、これらの位置は第３図に空白として示されて
いるようになる。実際にはデータが読出されてプ
ロセツサへ送られてもメモリはなおデータを含ん
でいる。

これの動作を詳細に述べる前に一般的に示した
ように、すべてのレジスタが一旦満たされた後、
各プロセツサのメモリはその回路の許容速さと同
じ速さでデータを受入れ、従つて各プロセツサの
メモリは見掛上大域メモリ３８の専属のようにな
る。

上に述べた大域メモリからプロセツサへのデー
タ転送動作とは反対に、プロセツサから大域メモ
リへのデータ転送では、データはプロセツサ（例
えばプロセツサ１）からそれに関連するレジスタ
（例えばレジスタ１−Ｘ）へ、そのレジスタがい
つぱいになるまで時間スロツト当り１ワードの割
合で転送される。次いで適当なＡ／Ｒレジスタ
（例えばＡ／Ｒ１）からのアドレス信号によつて
決定される４個の大域メモリの位置へレジスタが
並列的に移されると、そのプロセスがくり返され
る。

ワード当りのビツト数、プロセツサの数につい
てそれぞれ与えられた数値、すべてのプロセツサ
が同時に取扱われることを望むという事実、すべ
てのプロセツサが、データをメモリに書込むこと
に対立するものとしてメモリからデータを読出す
という事実、プロセツサのメモリの速さと大域メ
モリの速さが同じであるという事実、はすべて一
例として示されたものである。

従つて、ワード当りのビツト数は32よりも多く
も少なくもすることができ、プロセツサの数は４
よりも少なくもすることができ、８個が代表的な
数値である。大域メモリと全プロセツサよりも少
数のプロセツサとの間でデータを同時に転送する
ことができ、またすべてのプロセツサあるいは幾
つかのプロセツサが大域メモリからデータを受信
している間は、プロセツサは大域メモリへデータ
を転送しないかあるいは幾つかのプロセツサが大
域メモリへデータを転送し、プロセツサが大域メ
モリからデータを受信していないときは、すべて
のプロセツサが大域メモリへデータを転送するこ
とができる。さらに、大域メモリはプロセツサの
メモリよりも低速で動作することができる。大域
メモリはより高速で動作することもできるが、良
好にマツチした装置ではない。

一例として、プロセツサが1MHzのデータ転送
率で動作し、大域メモリが0.5MHzの転送率で動
作すると、各レジスタ１−１，１−２，…２−
１，２−２，…４−３２は８ワードを保持し、８
ワードが大域メモリと各レジスタとの間で同時に
一度に転送される。この場合、大域メモリは８ワ
ード・バツフア（図示せず）を持ち、0.5MHzの
動作率で並列的にデータを受信し、1.0MHzの動
作率で並列的に適当なレジスタにデータを転送
し、またこれと反対に0.5MHzの動作率でデータ
を転送し、1.0MHzでデータを受信するようにす
ることもできる。

この装置はまたプロセツサからプロセツサへの
直接転送単独で、あるいはプロセツサから大域メ
モリへおよび大域メモリからプロセツサへの同時
転送も可能である。従つて、例えばプロセツサ１
は命令信号をＡ／Ｒレジスタ１に送り、転送され
るべきデータを他のプロセツサ（例えばプロセツ
サ２）からそのレジスタを経てレジスタ１−Ｘに
直接転送することもできる。この場合、データを
送るプロセツサは４個のワードをそれに関連する
レジスタ、例えばレジスタ２−Ｘへ４個の連続す
る時間スロツト中に直列的に転送する。次いでレ
ジスタ１−Ｘ用の適当な時間スロツト中に、デー
タはレジスタ２−Ｘからレジスタ１−Ｘへ並列的
に転送され、その後レジスタ１−Ｘはプロセツサ
１用のメモリへ時間スロツト当り１ワードを移
し、一方レジスタ２−Ｘにはプロセツサ２から時
間スロツト当り１ワード供給される。

プロセツサから大域メモリへの転送あるいは大
域メモリからプロセツサへの転送と同様に、一旦
初期体制が完成すると、各プロセツサはその設計
された速度でデータを転送する。

【図面の簡単な説明】

第１図は従来技術による多数メモリ（マルチメ
モリ）、多数プロセツサ（マルチプロセツサ）装
置をブロツク図の形で示した図、第２図はこの発
明による多数メモリ、多数プロセツサ装置をブロ
ツク図の形で示した図、第３図は典型的なプロセ
ツサ・メモリと典型的な大域メモリの内容を第２
図よりも詳細に示した第２図の装置の一部分を示
した図である。 １０，１２，１４，１６……データ・プロセツ
サ、３８……データ蓄積メモリ、４０……転送回
路網、５０……制御手段、１−１〜１−３２，２
−１〜２−３２等……バツフア手段（レジスタ）。

Claims (1)

1. 【特許請求の範囲】 １ アドレス可能なメモリからなるデータ蓄積メ
   モリと複数Ｎ個のデータ・プロセツサとの間で、
   制御手段によつて発生される制御信号の制御のも
   とで転送回路網を経てデータのワードを転送する
   ための装置であつて、 上記回路網は上記データ・プロセツサのそれぞ
   れのものと上記データ蓄積メモリとの間に結合さ
   れたＮ個のバツフア手段と、上記データ・プロセ
   ツサの各別のものと上記データ蓄積メモリとの間
   に結合されたＮ個のアドレス蓄積メモリとからな
   り、 上記アドレス蓄積メモリは上記制御信号に応答
   してその関連するデータ・プロセツサからワード
   が配置されたデータ蓄積メモリ中のアドレス用の
   アドレス情報を受信し、また上記制御信号に応答
   して、その後、上記バツフア手段とデータ蓄積メ
   モリとの間の上記ワードの転送を制御するために
   蓄積されたアドレス情報を使用して上記データ蓄
   積メモリをアドレスし、 上記バツフア手段の少なくとも１つは上記デー
   タ蓄積メモリからのワードを受入れ、また上記デ
   ータ・プロセツサの関連するものに上記ワードを
   転送する手段を有し、 また、上記バツフア手段の少なくとも１つは上
   記データ・プロセツサの関連するものからワード
   を受入れ、そのワードを上記データ蓄積メモリに
   転送する手段を有し、 さらに、上記バツフア手段は上記制御手段から
   の制御信号に応答してＭ個（ＭはＮに比例する）
   のワードを一時的に記憶し、一時的に記憶された
   ワードをそのバツフア自身と上記データ・プロセ
   ツサのそれぞれのものとの間で転送率Ｘで直列的
   に転送し、また上記一時的に記憶されたＭ個のワ
   ードをそのバツフア自身と上記データ蓄積メモリ
   との間で一度に並列的に転送し、上記Ｎ個のバツ
   フア手段と上記データ蓄積メモリとの間の転送は
   連続して行なわれ、 上記転送率Ｘは、上記データ・プロセツサの
   各々と上記バツフア手段のそれぞれのものとの間
   でワードが中断することなく転送されるように定
   められている、データ転送装置。