JPS6135581B2 - - Google Patents
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- Publication number
- JPS6135581B2 JPS6135581B2 JP18827880A JP18827880A JPS6135581B2 JP S6135581 B2 JPS6135581 B2 JP S6135581B2 JP 18827880 A JP18827880 A JP 18827880A JP 18827880 A JP18827880 A JP 18827880A JP S6135581 B2 JPS6135581 B2 JP S6135581B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- access
- data
- data processing
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 2
- 238000009434 installation Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 101100236857 Prunus serotina MDL4 gene Proteins 0.000 description 2
- 102100040841 C-type lectin domain family 5 member A Human genes 0.000 description 1
- 101150008824 CLEC5A gene Proteins 0.000 description 1
- 101150056111 MDL1 gene Proteins 0.000 description 1
- 101100386697 Magnaporthe oryzae (strain 70-15 / ATCC MYA-4617 / FGSC 8958) DCL1 gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は複数のメモリモジユールをアクセスす
るとき並列アクセスと単独アクセスとを切換え最
短時間で大量のデータ転送を行なうことのできる
データ処理装置に関する。
るとき並列アクセスと単独アクセスとを切換え最
短時間で大量のデータ転送を行なうことのできる
データ処理装置に関する。
大量に且つ高速にデータ処理を行なう装置とし
て第１図に示すような構成のシステムが知られて
いる。バツフアメモリBSを有する複数の中央処
理装置CPU、チヤネルCH等がメモリアクセス制
御装置MCUを介してメモリMMとデータバスに
より接続され、メモリMMは複数のメモリモジユ
ールMDLで形成されている。各メモリモジユー
ルMDLは更に複数のバンクBNKで構成されてい
る。メモリアクセス制御装置MCUを介してのデ
ータバスは例えば８バイトのデータを１度に転送
可能であるが、より大量により高速にという希望
に則して８バイトをまとめてアクセスすることを
時間的に４回とか８回続けて使用することがある
（これをブロツクアクセスという）。例えば中央処
理装置CPUにおいて必要なデータがバツフアメ
モリBSに存在しないとき、ブロツクアクセスを
行なつて、メモリからデータを読み出す。すなわ
ちメモリの異なるバンクBNKを連続的にアクセ
スし、従つて、メモリアクセス制御装置MCUと
の間のデータバスは連続的に使用されて、データ
の転送が行なわれる。通常の８バイトのアクセス
を単独アクセスと呼べば、、ブロツクアクセスは
単独アクセスを複数個続ける動作に相当してい
〓〓〓〓〓
る。このようにブロツクアクセスを行なうことに
よつて、データをまとめて転送していた。ところ
で、大量のベクトルデータを高速に処理するよう
なベクトル演算装置においては、大量かつ高速な
データアクセスが必要とされ、前述のような手段
によつてもなお、未だデータ転送量が少ないとい
う欠点があつた。
て第１図に示すような構成のシステムが知られて
いる。バツフアメモリBSを有する複数の中央処
理装置CPU、チヤネルCH等がメモリアクセス制
御装置MCUを介してメモリMMとデータバスに
より接続され、メモリMMは複数のメモリモジユ
ールMDLで形成されている。各メモリモジユー
ルMDLは更に複数のバンクBNKで構成されてい
る。メモリアクセス制御装置MCUを介してのデ
ータバスは例えば８バイトのデータを１度に転送
可能であるが、より大量により高速にという希望
に則して８バイトをまとめてアクセスすることを
時間的に４回とか８回続けて使用することがある
（これをブロツクアクセスという）。例えば中央処
理装置CPUにおいて必要なデータがバツフアメ
モリBSに存在しないとき、ブロツクアクセスを
行なつて、メモリからデータを読み出す。すなわ
ちメモリの異なるバンクBNKを連続的にアクセ
スし、従つて、メモリアクセス制御装置MCUと
の間のデータバスは連続的に使用されて、データ
の転送が行なわれる。通常の８バイトのアクセス
を単独アクセスと呼べば、、ブロツクアクセスは
単独アクセスを複数個続ける動作に相当してい
〓〓〓〓〓
る。このようにブロツクアクセスを行なうことに
よつて、データをまとめて転送していた。ところ
で、大量のベクトルデータを高速に処理するよう
なベクトル演算装置においては、大量かつ高速な
データアクセスが必要とされ、前述のような手段
によつてもなお、未だデータ転送量が少ないとい
う欠点があつた。
本発明は前述の欠点を改善し制御を複雑にする
ことなく、更に大量に高速にデータ転送を行ない
且つ複数のメモリモジユールをアクセスするとき
並列アクセスと単独アクセスとを切換え能率化し
たデータ処理装置を提供することにある。
ことなく、更に大量に高速にデータ転送を行ない
且つ複数のメモリモジユールをアクセスするとき
並列アクセスと単独アクセスとを切換え能率化し
たデータ処理装置を提供することにある。
以下図面に示す本発明の実施例について説明す
る。第２図は本発明の原理を説明する図であつ
て、中央処理装置CPU、チヤネルCHと共に、ベ
クトル演算装置VPUがメモリアクセス制御装置
MCUに接続されている。ベクトル演算装置VPU
とメモリアクセス制御装置MCUの間にはデータ
バスが例えば４本設けられていて少なくとも４個
のメモリモジユールMDLの各バンクBNKに対し
同一タイミングで同時にアクセスすることが可能
となつている。以下本明細書においてこのような
複数のバンクを同時にアクセスするアクセスを並
列アクセスと呼び、従来の単一メモリバンクにア
クセスすることを前述のように単独アクセスと呼
ぶことにする。並列アクセスでは多量のデータを
一度に処理することができ、第２図の例では単独
アクセスの４倍の動作に相当する。またベクトル
データは大部分がメモリの連続アドレス領域に格
納されている為、並列アクセスは極めて有効とな
る。今、メモリモジユールMDLをMDL１乃至
MDL４、モジユール内のバンクをそれぞれBK１
乃至BKmとしたとき、例えば第３図に示すよう
なメモリ領域のデータをアクセスすることを考え
る。メモリモジユールとバンクの各添字を結合し
て各バンクのデータをDT１４，DT２１，………
DTn１とすると、モジユール内のバンクは前述
のようにｍ個なので、ｎが大きいときは
modulomで同一バンクとなるデータもある。通
常はｍを充分大きくとり、そのような場合でも同
一バンクへのメモリアクセスが重ならないように
構成している。従つて第３図の例では並列アクセ
スを次々と行うことが可能で多量のデータが転送
される。ここで最初のDT１４について考えてみ
ると、メモリモジユールMDL４に相当する部分
だけが有効なデータであり、これを並列アクセス
すると、データのないバンクをもアクセスして無
駄な動作が含まれるばかりでなく、性能を低下さ
せる原因となる。そのためメモリの連続領域をア
クセスする場合においては基本的には並列アクセ
スで動作させ、並列アクセスでは無駄がある場合
に単独アクセスに切換えることが適当となる。
る。第２図は本発明の原理を説明する図であつ
て、中央処理装置CPU、チヤネルCHと共に、ベ
クトル演算装置VPUがメモリアクセス制御装置
MCUに接続されている。ベクトル演算装置VPU
とメモリアクセス制御装置MCUの間にはデータ
バスが例えば４本設けられていて少なくとも４個
のメモリモジユールMDLの各バンクBNKに対し
同一タイミングで同時にアクセスすることが可能
となつている。以下本明細書においてこのような
複数のバンクを同時にアクセスするアクセスを並
列アクセスと呼び、従来の単一メモリバンクにア
クセスすることを前述のように単独アクセスと呼
ぶことにする。並列アクセスでは多量のデータを
一度に処理することができ、第２図の例では単独
アクセスの４倍の動作に相当する。またベクトル
データは大部分がメモリの連続アドレス領域に格
納されている為、並列アクセスは極めて有効とな
る。今、メモリモジユールMDLをMDL１乃至
MDL４、モジユール内のバンクをそれぞれBK１
乃至BKmとしたとき、例えば第３図に示すよう
なメモリ領域のデータをアクセスすることを考え
る。メモリモジユールとバンクの各添字を結合し
て各バンクのデータをDT１４，DT２１，………
DTn１とすると、モジユール内のバンクは前述
のようにｍ個なので、ｎが大きいときは
modulomで同一バンクとなるデータもある。通
常はｍを充分大きくとり、そのような場合でも同
一バンクへのメモリアクセスが重ならないように
構成している。従つて第３図の例では並列アクセ
スを次々と行うことが可能で多量のデータが転送
される。ここで最初のDT１４について考えてみ
ると、メモリモジユールMDL４に相当する部分
だけが有効なデータであり、これを並列アクセス
すると、データのないバンクをもアクセスして無
駄な動作が含まれるばかりでなく、性能を低下さ
せる原因となる。そのためメモリの連続領域をア
クセスする場合においては基本的には並列アクセ
スで動作させ、並列アクセスでは無駄がある場合
に単独アクセスに切換えることが適当となる。
第４図に示す回路図は前述の切換動作を指令す
る装置の一例を示し、アドレスレジスタADRに
は第３図のデータＤ１４，Ｄ２１………をアクセ
スするアドレスが格納される。そしてデータの先
頭番地（すなわちＤ１４のアドレス）が並列アク
セス単位の端部となる場合（第３図のDT１４相
当）は条件検出器CDによる出力で、アンドゲー
トオアゲートを介しアクセス要求信号RQを並列
アクセスＰから単独アクセスＳに切換える。こう
してメモリの連続領域上のデータをアクセスする
場合は、本来並列アクセスＰの指示があるにもか
かわらず、条件検出器CDにより指示された場合
には単独アクセスＳとなる。この切換えは、第３
図でDT１４のみでなく最後のデータとしてDTn
２がなくDTn１が存在しているときも同様に可
能となる。
る装置の一例を示し、アドレスレジスタADRに
は第３図のデータＤ１４，Ｄ２１………をアクセ
スするアドレスが格納される。そしてデータの先
頭番地（すなわちＤ１４のアドレス）が並列アク
セス単位の端部となる場合（第３図のDT１４相
当）は条件検出器CDによる出力で、アンドゲー
トオアゲートを介しアクセス要求信号RQを並列
アクセスＰから単独アクセスＳに切換える。こう
してメモリの連続領域上のデータをアクセスする
場合は、本来並列アクセスＰの指示があるにもか
かわらず、条件検出器CDにより指示された場合
には単独アクセスＳとなる。この切換えは、第３
図でDT１４のみでなく最後のデータとしてDTn
２がなくDTn１が存在しているときも同様に可
能となる。
ところで、並列アクセスしたときのアクセス単
位が単独アクセスに比較し極めて大きい場合は並
列アクセスでは無効データが多いため、単独アク
セスを連続させることが良い場合がある。例えば
並列アクセスが単独アクセスの８倍のデータをア
クセスできるとして、端の２個がある場合、単独
アクセスでは対象となるバンクのみアクセス可能
であれば良いので、単独アクセスを２回やる方が
性能がよくなることもある。従つて、条件検出器
CDの検出条件を選択的に可変とできるように構
成しておくのもよい。
位が単独アクセスに比較し極めて大きい場合は並
列アクセスでは無効データが多いため、単独アク
セスを連続させることが良い場合がある。例えば
並列アクセスが単独アクセスの８倍のデータをア
クセスできるとして、端の２個がある場合、単独
アクセスでは対象となるバンクのみアクセス可能
であれば良いので、単独アクセスを２回やる方が
性能がよくなることもある。従つて、条件検出器
CDの検出条件を選択的に可変とできるように構
成しておくのもよい。
次にバンク内のデータ量が問題となる場合があ
る。即ちバンク内のデータ中に無効データと有効
データとがあつて、有効データに比較し無効デー
タが多い場合、データは疎であるとして単独アク
セスすることが良い場合がある。
る。即ちバンク内のデータ中に無効データと有効
データとがあつて、有効データに比較し無効デー
タが多い場合、データは疎であるとして単独アク
セスすることが良い場合がある。
第５図は並列アクセスする場合のバンク４個を
連続して見た場合の有効データと無効データの配
列を示し、斜線の引いてある所を有効データとす
ると各バンクの大きさが8B（バイト）として第
〓〓〓〓〓
５図Ａは4B（バイト）データが距離8Bで並んで
いて、第５図Ｂは1Bデータが距離5Bで並んでい
る例である。すなわちベクトルデータが先頭アド
レスとデータ間の距離で指定されるような場合で
はアクセスデータの大きさと距離との関係に応
じ、並列アクセスで良いか単独アクセスに切換え
るかについて判断回路を設けておく。第６図はそ
の判断回路の例を示している。これは単独アクセ
スとして8B（バイト）のみ、並列アクセスは8B
×４を実行する場合である。例えば第５図Ａの場
合は並列アクセスＰ、第５図Ｂの場合も並列アク
セスＰを指定する。第５図Ａについて距離が8B
を超えると単独アクセスＳを指定することにな
る。
連続して見た場合の有効データと無効データの配
列を示し、斜線の引いてある所を有効データとす
ると各バンクの大きさが8B（バイト）として第
〓〓〓〓〓
５図Ａは4B（バイト）データが距離8Bで並んで
いて、第５図Ｂは1Bデータが距離5Bで並んでい
る例である。すなわちベクトルデータが先頭アド
レスとデータ間の距離で指定されるような場合で
はアクセスデータの大きさと距離との関係に応
じ、並列アクセスで良いか単独アクセスに切換え
るかについて判断回路を設けておく。第６図はそ
の判断回路の例を示している。これは単独アクセ
スとして8B（バイト）のみ、並列アクセスは8B
×４を実行する場合である。例えば第５図Ａの場
合は並列アクセスＰ、第５図Ｂの場合も並列アク
セスＰを指定する。第５図Ａについて距離が8B
を超えると単独アクセスＳを指定することにな
る。
このようにして本発明によると通常はデータ転
送に並列アクセス手段を採用して大量高速の転送
を可能としている。若しバンク内のデータ配列と
して並列アクセス手段による転送では却つて無効
データ転送量が多いと判断されるときは単独アク
セスに切換えられるため装置を能率良く動作させ
ることができる。
送に並列アクセス手段を採用して大量高速の転送
を可能としている。若しバンク内のデータ配列と
して並列アクセス手段による転送では却つて無効
データ転送量が多いと判断されるときは単独アク
セスに切換えられるため装置を能率良く動作させ
ることができる。
なお発明が、従来の制御（ブロツクアクセス
等）を妨げるものではなく、併せて適用すること
も可能である。
等）を妨げるものではなく、併せて適用すること
も可能である。
また並列アクセスは、全部のメモリモジユール
の同時アクセスに限定するものではなく、任意の
複数モジユールとすることも可能であるのは言う
までもないことである。
の同時アクセスに限定するものではなく、任意の
複数モジユールとすることも可能であるのは言う
までもないことである。
第１図は従来のデータ処理装置の構成図、第２
図は本発明の原理図、第３図は本発明の実施例説
明図、第４図は第３図と動作切換の装置、第５図
は有効データとデータ距離との説明図、第６図は
並列アクセスと単独アクセスとの切換回路例を示
す図である。 CPU……中央処理装置、CH……チヤネル、
VPU……ベクトル演算装置、MCU……メモリア
クセス制御装置、MM……メモリ、MDL……メモ
リモジユール、BNK……バンク、ADR……アド
レスレジスタ。 〓〓〓〓〓
図は本発明の原理図、第３図は本発明の実施例説
明図、第４図は第３図と動作切換の装置、第５図
は有効データとデータ距離との説明図、第６図は
並列アクセスと単独アクセスとの切換回路例を示
す図である。 CPU……中央処理装置、CH……チヤネル、
VPU……ベクトル演算装置、MCU……メモリア
クセス制御装置、MM……メモリ、MDL……メモ
リモジユール、BNK……バンク、ADR……アド
レスレジスタ。 〓〓〓〓〓
Claims (1)
- 【特許請求の範囲】 １ 独立にアクセスされる複数のバンクで構成さ
れるメモリモジユールが複数存在するメモリを、
メモリアクセス制御装置を介してアクセスするデ
タ処理装置において、前記メモリアクセス制御装
置と前記データ処理装置との間に、複数のメモリ
モジユールを同時にアクセスできるデータバス
と、前記メモリへのアクセスに対しそのアドレス
によつてメモリモジユールの配設位置を検出する
装置とを設け、該メモリモジユールの位置検出装
置の出力によりメモリへのアクセスを前記アドレ
スによつて示されるメモリモジユールのみをアク
セスする単独アクセス、または当該アドレスのモ
ジユールを含む複数のメモリモジユールに対して
同時にアクセスする並列アクセスの何れかに切換
えることを特徴とするデータ処理装置。 ２ 独立にアクセスされる複数のバンクで構成さ
れるメモリモジユールが複数存在するメモリを、
メモリアクセス制御装置を介してアクセスするデ
ータ処理装置において、前記メモリアクセス制御
装置と前記データ処理装置との間に、複数のメモ
リモジユールを同時にアクセスできるデータバス
を設け、先頭データのアドレスとデータ間間隔を
指定してアクセスする場合に、データ間間隔とデ
ータの大きさとにより、あらかじめ設定された条
件を検出する装置を設け、条件が検出された場合
は複数メモリモジユールを並列アクセスすること
を特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18827880A JPS57113165A (en) | 1980-12-29 | 1980-12-29 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18827880A JPS57113165A (en) | 1980-12-29 | 1980-12-29 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57113165A JPS57113165A (en) | 1982-07-14 |
| JPS6135581B2 true JPS6135581B2 (ja) | 1986-08-13 |
Family
ID=16220852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18827880A Granted JPS57113165A (en) | 1980-12-29 | 1980-12-29 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57113165A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS618785A (ja) * | 1984-06-21 | 1986-01-16 | Fujitsu Ltd | 記憶装置アクセス制御方式 |
| JPS61153745A (ja) * | 1984-12-27 | 1986-07-12 | Fujitsu Ltd | 記憶装置書き込み制御方式 |
| JPS63120374A (ja) * | 1986-11-10 | 1988-05-24 | Hitachi Medical Corp | 画像ワ−クステ−シヨン |
-
1980
- 1980-12-29 JP JP18827880A patent/JPS57113165A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57113165A (en) | 1982-07-14 |
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