KR980004055A - 이중 포트 메모리와 이것을 이용한 시스템 및 방법 - Google Patents

이중 포트 메모리와 이것을 이용한 시스템 및 방법 Download PDF

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Abstract

본 발명의 메모리(20)는 메모리 셀의 제1어레이(100) 및 제2어레이를 포함한다. 제1데이타 포트(118)는 제1어레이(100)와 데이타의 교환을 허용하고, 제2데이타 포트(120)는 제2어레이(102)와 데이타의 교환을 허용한다. 메모리 시스템(20)은 또한 선택된 모드에서 제1데이타 포트(118)를 통해 제1어레이(100) 및, 제2데이타 포트(120)를 통해 제2어레이와의 데이타 교환을 제어하는 회로(122)를 포함하고, 제1 및 제2어레이(100,102)간의 교환은 비동기적이다.

Description

이중 포트 메모리와 이것을 이용한 시스템 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 구체화한 바람직한 이중 포트 메모리의 기능적인 블럭도.

Claims (22)

  1. 메모리 시스템이 있어서, 메모리 셀의 제1어레이와, 메모리 셀의 제2어레이와, 데이타를 상기 제1어레이와 교환하는 제1데이타 포트와, 데이타를 상기 제2어레이와 교환하는 제2데이타 포트와, 선택된 모드에서 상기 제1데이타 포트를 통해 상기 제1어레이 및 상기 제2데이타 포트를 통해 상기 제2어레이와의 데이타 교환을 제어하고, 비동기적인 제1 및 제2어레이간의 데이타 교환을 제어하는 회로를 포함하는 메모리 시스템.
  2. 제1항에 있어서, 교환을 제어하는 상기 회로는, 상기 제1어레이의 상기 메모리 셀중 선택된 것을 액세스하는 제1어드레싱 회로와, 상기 제2어레이의 상기 메모리 셀중 선택된 것을 액세스하는 제2어드레싱 회로와, 수신된 어드레스 및 제어 신호에 응답하여 상기 어드레싱 회로와 상기 제1 및 제2데이타 포트를 제어하는 제어 회로를 포함하는 메모리 시스템.
  3. 제1항에 있어서, 상기 교환을 제어하는 회로는, 제2모드에서 또한 동작하여 상기 제1어레이내의 상기 셀중 선택된 것으로부터 상기 제2어레이의 상기 셀중 선택된 것까지 데이타의 전송을 제어하는 메모리 시스템.
  4. 제3항에 있어서, 상기 제어하는 회로는, 상기 제1어레이의 상기 선택된 셀과 상기 제2모드내의 상기 제2어레이의 상기 선택된 셀간의 데이타를 전송하는 전송게이트를 포함하는 메모리 시스템.
  5. 제3항에 있어서, 상기 어레이 각각은, 다수의 비트선을 포함하고, 상기 제어하는 회로는 상기 제1어레이의 상기 비트선상의 전하를 상기 제2모드에서의 상기 제2어레이내의 상기 비트선까지 선택적으로 전송하는 전송게이트를 포함하는 메모리 시스템,
  6. 제1항에 있어서, 상기 제어하는 회로는, 상기 제1어레이로의 액세스를 제어하며, 어드레스 및 제어 신호의 제1세트에 응답하여 동작하는 제1제어 회로와, 상기 제2어레이로의 액세스를 제어하며, 어드레스 및 제어신호의 제2세트에 응답하여 동작하는 제2제어 회로를 포함하는 메모리 시스템.
  7. 제1항에 있어서, 상기 제어하는 회로는, 상기 제1어레이의 워드선과 결합된 제1행디코더와, 상기 제2어레이의 워드선과 결합된 제2행디코더와, 상기 제1데이타 포트와 상기 제1어레이의 비트선을 결합하는 제1열디코더와, 상기 제2데이타 포트와 상기 제2어레이의 비트선을 결합하는 제2열디코더와, 상기 제어 회로는, 상기 제2열디코더와 상기 제1행디코더에 결합된 제1어레이 제어기와, 상기 제2열디코더와 상기 제2행디코더에 결합된 제2어레이 제어기를 포함하는 메모리 시스템.
  8. 제7항에 있어서, 상기 제어 회로는 상기 제1과 제2어레이 제어기간에 접속되고, 상기 제1어레이의 상기 비트선중 일부와 상기 제2어레이의 상기 비트선중 일부를 선택적으로 결합하는 전송게이트를 더 포함하는 메모리 시스템.
  9. 제3항에 있어서, 상기 전송게이트는, 상기 제1어레이의 적어도 하나의 상기 비트선과 상기 제2어레이의 적어도 하나의 비트선을 선택적으로 결합하는 적어도 하나도 트랜지스터를 포함하는 메모리 시스템.
  10. I/O 서브시스템 장치에 있어서, 어드레스와 제어 신호의 제1세트를 수신하는 제1제어 포트 및 어드레스와 제어 신호의 제2세트를 수신하는 제2제어 포트를 포함하는 서브시스템 제어 회로와, 워드선과 연결된 행과 비트선과 연결된 열로 구성된 메모리 셀의 제1 및 제2어레이와, 상기 제1어레이의 상기 비트선과 상기 제2어레이의 상기 비트선의 대응하는 것간에 배치되어 상기 서브시스템 제어 회로에 의해 제어되는 전송 게이트와, 상기 제1메모리 어레이와 데이타를 교환하는 제1데이타 포트와, 상기 제2메모리 어레이와 데이타를 교환하는 제2데이타 포트를 포함하고, 상기 I/O 서브시스템은, 제1모드에서 동작하여 제1 및 제2제어 포트에 나타나는 어드레스 및 제어 신호의 독립적인 세트에 응답하여 제1 및 제2데이타 포트를 통해 상기 제1 및 제2어레이에 비동기 액세스를 제공하고, 제2모드에서 동작하여 상기 제어 포트중 선택된 것에 나타나는 어드레스 및 제어 신호에 응답하여 상기 어레이중 선택된 것이 선택된 셀로부터 상기 어레이중 다른 것까지 데이타를 전송하는 I/O 서브시스템 장치.
  11. 제10항에 있어서, 메모리는, 상기 제2데이타 포트와 결합되고, 상기 I/O 서브시스템 장치는 캐시인 I/O 서브시스템 장치.
  12. 제10항에 있어서, 상기 데이타 포트는 CPU 로컬 버스와 결합되고, 상기 제2데이타 포트는 주변 버스와 결합되고, 상기 I/O 서브시스템은 브리지인 I/O 서브시스템 장치.
  13. 제10항에 있어서, 시스템 메모리는, 상기 제2데이타 포트중 선택된 것과 결합되는 I/O 서브시스템 장치.
  14. 제10항에 있어서, 상기 제1데이타 포트는 제1프로세서와 결합되고, 상기 제2데이타 포트는 제2프로세서와 결합되고, 상기 I/O 서브시스템은 프로세서 브리지 버퍼인 I/O 서브시스템.
  15. 제10항에 있어서, 상기 제1데이타 포트는 IDE 제어기와 접속되고, 상기 제2데이타 버스는 주변 장치와 접속되고, 상기 I/O 서브시스템 장치는 데이타 버퍼인 I/O 서브시스템 장치.
  16. 제15항에 있어서, 상기 주변 장치는 기억 장치인 I/O 서브시스템 장치.
  17. 제15항에 있어서, 상기 주변 장치는 프린터인 I/O 서브시스템 장치.
  18. 제1 및 제2장치를 갖춘 프로세싱 시스템용 I/O 서브시스템 장치에 있어서, 상기 I/O 서브시스템 제어 회로는, 상기 제1 및 제2버스와 동작할 수 있게 접속되고, 서브시스템 메모리는 상기 서브시스템 제어기, 상기 제1버스, 상기 제1버스와 동작할 수 있게 접속되고, 워드선과 비트선을 갖는 메모리 셀의 제1어레이와, 워드선과 비트선을 갖는 메모리 셀의 제2어레이와, 상기 제1어레이의 상기 각 비트선과 상기 제2어레이의 상기 비트선중 대응하는 것간에 결합되며, 상기 서브시스템 제어 회로와 결합된 전송게이트와, 상기 서브시스템 제어 회로와 상기 제1어레이의 상기 워드선간에 결합된 제1행디코더와, 상기 서브시스템 제어 회로와 상기 제2어레이의 상기 워드선간에 결합된 제2행디코더와, 상기 서브시스템 제어 회로와 상기 제1어레이의 상기 비트선간에 결합된 제1열디코더와, 상기 서브시스템 제어 회로와 제2어레이의 상기 비트선간에 결합된 제2열디코더와, 상기 제1장치와 데이타를 교환하기 위해 상기 제1열디코더와 ㄱ삽된 제1데이타 포트와, 상기 제2장치와 데이타를 교환하기 위해 상기 제2열디코더와 결합된 제2데이타 포트를 포함하고 상기 서브시스템 제어 회로는, 상기 제1열디코더와 상기 제1행디코더에 결합된 제1어레이 제어기와, 상기 제2열디코더와 상기 제2행디코더간에 결합된 제2어레이 제어기를 포함하고, 상기 제1 및 제2어레이 제어기는 상기 제1 및 제2데이타 포트를 경유하여 제1모드중 상기 제1 및 제2어레이에 독립적인 액세스를 선택적으로 허용하는 I/O 서브시스템 장치.
  19. 제18항에 있어서, 상기 제1 및 제2어레이 제어기는, 상기 제1모드중 상기 제1 및 제2어레이에 독립적인 비동기 액세스를 허용하는 I/O 서브시스템 장치.
  20. 제18항에 있어서, 상기 제1 및 제2어레이 제어기중 선택된 것은 제2모드중 상기 전송게이트를 통하여 상기 어레이중 선택된 것으로부터 상기 어레이중 다른 선택된 것까지 데이타 전송을 제어하는 I/O 서브시스템 장치.
  21. 메모리 셀의 제1 및 제2어레이를 포함하는 메모리 장치의 동작 방법에 있어서, 제1모드중, 제1제어 포트에서 수신되는 어드레스 및 제어 신호에 응답하여 제1데이타 포트를 통해 제1어레이를 액세스하는 단계와, 제2제어 포트에서 수신되는 어드레스 및 제어 신호에 응답하여 제2데이타 포트를 통해 제2어레이를 액세스하는 단계와, 제2모드중, 제1 및 제2제어 포트중 선택된 것에서 수신되는 어드레스 및 제어 신호에 응답하여 상기 제1어레이로부터 상기 제2어레이까지 데이타를 전송하는 단계를 포함하는 메모리 장치의 동작 방법.
  22. 제21항에 있어서, 상기 전송 단계는, 소스 행에 대응하는 제1어레이내의 워드선과 목적 행에 대응하는 제2어레이내의 워드선을 활성화하는 단계와, 소스 행을 따라 셀로부터 데이타를 감지하고, 이에 응답하는 대응 전압에 결합된 제1어레이내의 비트선을 래칭하는 단계와, 제1어레이내의 비트선과 제2어레이내의 대응하는 비트선상의 전압을 결합하도록 전송게이트를 활성화하는 단계와, 제2어레이내의 비트선상의 전압을 감지 및 래칭하는 단계를 포함하는 메모리 장치의 동작 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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