SU439810A1 - Устройство обмена - Google Patents

Устройство обмена

Info

Publication number
SU439810A1
SU439810A1 SU1681909A SU1681909A SU439810A1 SU 439810 A1 SU439810 A1 SU 439810A1 SU 1681909 A SU1681909 A SU 1681909A SU 1681909 A SU1681909 A SU 1681909A SU 439810 A1 SU439810 A1 SU 439810A1
Authority
SU
USSR - Soviet Union
Prior art keywords
buffer zone
counters
trigger
address
contents
Prior art date
Application number
SU1681909A
Other languages
English (en)
Inventor
Олег Григорьевич Светников
Original Assignee
Особое Конструкторское Бюро Вычислительной Техники Рязанского Радиотехнического Института
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Особое Конструкторское Бюро Вычислительной Техники Рязанского Радиотехнического Института filed Critical Особое Конструкторское Бюро Вычислительной Техники Рязанского Радиотехнического Института
Priority to SU1681909A priority Critical patent/SU439810A1/ru
Application granted granted Critical
Publication of SU439810A1 publication Critical patent/SU439810A1/ru

Links

Landscapes

  • Data Exchanges In Wide-Area Networks (AREA)

Description

1
ИзОбретемие относитс  к области вычислительной техники и может быть использовано в системах обработки данных, системах уиравлени  и аналого-цифровых комплексах.
Известно устройство обмена, содержащее схему сравиени , иодключениую к счетчикам формировани  адресов, которые соединены с числовыми и адресными шинами устройства и блоком управлени , св занным с переключателем каналов.
Недостаток известного устройства заключаетс  в том, что оно не нозвол ет вести параллельную работу вводных и выводных устройств через общую буферную зону.
Цель изобретени  - обеспечение иараллельной работы вводных и выводных устpoiiCTB через общую буферную зоиу.
Поставленна  цель достигаетс  тем, что устройство содержит регистр объема буферной зоны, триггер и схемы совнадени . Выход схемы сравнени  соединен с первыми входами схем совпадени , вторые входы которых соедишены с иервым и вторым выходами триггера , третий выход и нервьп вход которого подключены к чис.товым Шинам устройства. Выходы схем совнадени  соединены с соответствующими входами блока управлени , соответствующие выходы которого соединены с первым и вторым установочными, с иервым и вторым управл ющими входами триггера, с
управл ющим входом регистра объема буферной зоны, разр дные входы и первые разр дные выходы которого соединены с числовыми щинами устройства, а вторые разр дные выходы соедипеиы с соответствующими входами счетчиков формировани  адресов.
Блок-схема устройства представлена на чертеже.
Устройство обмена содерл ит счетчики 1 и
2формировани  адресов, регистр 3 обьема буферной зоны 3, схему сравнени  4, переключатель каналов 5, триггер 6, схемы совпадени  7 и 8, блок управлени  9, числовые щииы 10, адресиые щииы 11 и уиравлиющие шины 12-20.
Устройство обмена работает следующим образом.
Буферна  зона с определенным номером закрепл етс  за парой обменивающихс  устройств . Число ЗОИ определ етс  количеством таких пар. Адресные и числовые 1пины св зывают устройство с обн;ей пам тью системы, где хран тс  также управл;ощие слова. Каждое управл юш,ее слово хранит содержимое счетчиков 1 и 2, регистра 3 и триггера 6. Содержимым счетчиков 1 и 2  вл ютс  базовые адреса буферных зон, содержимым регистра
3- - коды, задающие объемы бу{)ерных зон. Объем буферной зоны равен единиц информации , если единица записана в п-ом разр де рсгист)а 3. Содержимое триггера 6 фикоирует режим (запись или считывание) предыдущей операции обмена. За вки от различных устройств поступают по шииам 20 в переключатель каиалов 5, который выдел ет наиболее приоритетную за вку , обеспечивает прием от обслуживаемого устройства номер буферной зоны и направление обмена (запись в буферную зону или считывание из буферной зоиы) i по номеру зоны формирует адрес  чейки управл ющего слова. По этому адресу блок управлени  9 организует обращение к пам ти и сигналом по шине 16 осуществл ет прие.м управл ющего слова в счетчики 1 и 2, регистр 3 и триггер 6. Если в данном цикле обслуживани  должна быть осуществлена запись в буфер ую зону , блок управлени  анализирует сигнал по ши«е 15. Запрещающий потенциал на щине 15 возникает, когда содержимое счетчиков равно, а триггер 6 находитс  в единичном состо нии . Така  ситуаци  возникает при перепол .нении буферной зовы, когда скорость записи в зону превышает- скорость считывани  из нее. Тогда блок управлени  9 запрещает запись в зону, а переключатель каналов 5 переходит к поиску других устройств, требующих обмена. Разрешающий нотенциал- на щине 15 возникает в том случае, когда содержимое счетчиков 1 и 2 не равно, что свидетельствует о том, что буферна  зона заполнена не полностью . В этом случае блок управлени  вырабатывает импульс по щине 18, который добавл ет едшшцу к содержимому счетчика I. Таким образом, в счетчике 1 формируетс  абсолютный адрес записи, который указывает очередную свободную  чейку дл  записи информации в данную буферную зоиу. Сигналом по шине 12 осуществл етс  выдача содержимого счетчика 1 на адресные щилы 11 и установка триггера 6 в единичное состо ние. Одновременно переключатель каналов 5 обеспечивает выдачу данных устройства, участвующего в обмене, на числовые шины и занись информации в буферную зону но адресу, сфОр.мирован.ному в счетчике 1. После окончани  онерации с пам тью блок управлени  9 выдает по шине 1 Усигнал, по которому модифицированное содержимое счетчиков 1 и 2, регистра 3 и триггера 6 возвращаетс  в фиксированную  чейку пам ти. Если в данном цикле должно быть осуществлено считывание из буферной зоны, блок управлени  9 анализирует сигнал но нтине 14. Запрещающий нотенциал на шине 14 возникает в том случае, когда содержнмое счетчиков 1 и 2 равно, а триггер 6 находитс  в нулевом состо нии. Это означает, что буферна  зона пуста. Прн этом блок управлени  9 запрещает считывание из буферной зоны. Разрешающий нотенциал на шине 14 возникает в том случае, когда содержимое счетчиков 1 и 2 не равно, при этом блок управлени  9 выдает но шине 19 импзльС; который добавл ет единицу к содержимому счетчика 2. Сигналом по нгине 13 осуществл етс  выдача содержимого счетчиха 2 на адресные /.НИНЫ 11 и установка триггера 6 в нулевое состо ние . Переключатель каналов 5 обеспечивает считывание данных из пам ти в устройство , с которым в данный .момент осуществл етс  обмен. После око«чани  операции с пам тью сигналом по щине 17 содержимое счетчиков 1 и 2, регистра 3 и триггера 6 возвращаетс  в фиксированную  чейку. Вышеописанна  работа устройства обмена новтор етс  с приходом каждой за вки от устройства, требующего обмена. Формирование абсолютного адреса записи в буферную зону и считываНи  из буферной зоны осуществл етс  путем присоединени  кода относительного адреса к коду адреса в счетчиках 1 и 2. Формирова|Ние относительных адресов, задающнх расположепие текущей  чейки бу ()ерной зоны дл  записи или считывани , осуществл етс  в тех младщих разр дах счетчиков 1 и 2, которые «ограничены единицей регистра 3. Эта часть счетчиков работает в кoльцeвo режиме. Остальные старшие разр ды счетчиков 1 и 2 используютс  дл  хранени  базового адреса, записанного перед началом обмена, и остаютс  посто нными на прот жении сеанса обмена. Физически сохранение базового адреса осуществл етс  блокированием переноса в разр д счетчиков, соответствующий тому разр ду регистра 3, в котором записана единица. Предмет изобретени  Устройство , содержащее схе.му сравнени , нодключенную к счетчикам формировани  адресов, которые соединены с числовыми и адресными шинами устройства и блоком унравлеиа1 , св занным с переключателем каналов, отличающеес  тем, что, с целью обеспечени  параллельной работы вводных и выводных устройств через общую буферную зону, оно содержит регистр объема буферной зоны, триггер, схемы совпадени , причем выход схемы сравнени  соединен с первыми входами схем совпадени , вторые входы которых соединены с первым и вторым выходами триггера, третий выход и первый вход которого подключены к числовым шинам устройства, выходы схем совпадени  соединены с соответствующими входами блока управлени , соответствующие выходы которого соединены с первы.м и вторым установочными , с нервы.м и вторым управл ющи.ми входами триггера, с управл ющаш входом регистра обтэема буферной зоны, р;)зр дные входы и первые разр дные выходы которого соединены с чнсловыми швнами устройства, а вторые разр дные выходы соединены с соответствующими входами счетчиков формировани  адресов.
SU1681909A 1971-07-12 1971-07-12 Устройство обмена SU439810A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU1681909A SU439810A1 (ru) 1971-07-12 1971-07-12 Устройство обмена

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU1681909A SU439810A1 (ru) 1971-07-12 1971-07-12 Устройство обмена

Publications (1)

Publication Number Publication Date
SU439810A1 true SU439810A1 (ru) 1974-08-15

Family

ID=20483131

Family Applications (1)

Application Number Title Priority Date Filing Date
SU1681909A SU439810A1 (ru) 1971-07-12 1971-07-12 Устройство обмена

Country Status (1)

Country Link
SU (1) SU439810A1 (ru)

Similar Documents

Publication Publication Date Title
EP0263924B1 (en) On-chip bit reordering structure
US3402398A (en) Plural content addressed memories with a common sensing circuit
US4158227A (en) Paged memory mapping with elimination of recurrent decoding
GB1529367A (en) Storing binary information elements
SU439810A1 (ru) Устройство обмена
SU1587518A1 (ru) Устройство дл сопр жени процессора с группой блоков пам ти
SU455345A1 (ru) Устройство дл обмена информацией между внешними устройствами и основной пам тью электронной вычислительной машины
SU1256034A1 (ru) Устройство дл сопр жени двух ЭВМ с общей пам тью
SU1417004A1 (ru) Устройство адресации оперативной пам ти
SU1160472A1 (ru) Буферное запоминающее. устройство
SU455343A1 (ru) Уравл ющий автомат
SU1596390A1 (ru) Устройство буферной пам ти
SU524180A1 (ru) Устройство дл управлени общими данными параллельных процессов
SU1123055A1 (ru) Адресный блок дл запоминающего устройства
SU1425692A2 (ru) Двухканальное устройство дл сопр жени двух электронно-вычислительных машин
SU1277210A1 (ru) Ассоциативное запоминающее устройство
SU1702383A1 (ru) Устройство сопр жени процессора с многоблочной пам тью
SU1091226A1 (ru) Оперативное запоминающее устройство
SU485501A1 (ru) Ассоциативное логическое запоминающее устройство
SU1277127A1 (ru) Устройство дл обмена данными между процессорами
SU1451773A1 (ru) Ассоциативно-адресное оперативное запоминающее устройство
SU1310899A1 (ru) Запоминающее устройство с одновременным считыванием нескольких слов
SU503231A1 (ru) Устройство обмена
SU1476482A1 (ru) Устройство дл обмена информацией
SU750567A1 (ru) Буферное запоминающее устройство