SU1182579A1 - Устройство дл считывани информации из ассоциативной пам ти - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СЧИТЫВАНИЯ ИНФОРМАЦИИ ИЗ АССОЦИАТИВНОЙ ПАМЯТИ, содержащее элементы И, элементы ИЛИ и элементы НЕ, причем первые входы первого и второго элементов И и выход первого элемента ИЛИ  вл ютс  I соответственно входами третьего и :второго разр дов и выходом объединенного сигнала устройства, выход второго элемента И.ЛИ соединен с входом первого элемента НЕ, выход которого, подключен к вторым входам первого и второго элементов И, выход второго элемента И соединен с первым входом третьего элемента ИЛИ, выход которого подключен к входу второго элемента НЕ, выход которого соединен с третьим входом первого элемента И и первьш входом третьего элемента И, выходы элементов И, с первого по третий,  вл ютс  соответственно выходами третьего, второго и первого разр дов устройства, адресными выходами которого  вл ютс  выходы элементов НЕ, о т л и ч а ю- щ е е с   тем, что, с целью повышени  надежности и быстродействи  i устройства, в него введены четвертый и п тый элементы И, первые входы ко- торых  вл ютс  соответственно входами первого и нулевого разр дов уст- ройства, а вторые входы соединены с четвертым входом первого и третьим; входом второго элементов И и  вл ютс  управл ющим входом устройства,  А причем выходы четвертого и п того 00 элементов И подключены соответственr D сд но к первому входу второго элемента ИЛИ и второму входу третьего мента И и к вторым входам второго со и третьего элементов ИЛИ, входы первого элемента ИЛИ соединены с первы|Ми входами первого, второго, четвер|того и п того элементов И,выход п того элемента И  вл етс  выходом нулевого разр да устройства.

Description

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано дл  считывани  информации из ассоциативной пам ти, а также в различных устройствах управлени , св занных с приоритетной обработкой сигналов запроса. Цель изобретени  - повьшение надежности быстродействи  устройства, На фиг, 1 изображена функциональна  схема устройства; на фиг. 2 структурна  схема многоуровневой структуры, организованной из предложенных устройств дл  считьгоани  информации из ассоциативной пам ти (на пример дл  шестнадцати входов). Устройство содержит входы нулевого 1, первого 2, второго 3, третьего 4 разр дов, выходы нулевого 5, первого б, второго 7, третьего 8 раз р дов, выход 9 объединенного сигнала адресные выходы 10 и 11, вход 12 выборки, элементы И 13-17 с первого по п тый, элементы ИЛИ 18-20 с перво го по третий, первый 21 и второй 22 элементы НЕ. На фиг. 2 обозначены устройства 2 первого уровн    23 второго уровн , адресные шины адреса, старших разр дов 24 и 25 и младших разр дов 26, 27 адреса Объединение вьпсодов 10, 11 устройств 23. в шины 26 и 27 выполнено с использованием монтажного ШТИ, Предложенное устройство (фиг. 1) работает следующим образом. На входы 1-4 устройства поступает входной код. При использовании устройства в ассоциативной пам ти входной код поступает с регистра откликов (не показан). Устройство преобра зует входной код в код указател , в котором единичньй сигнал присутствует только в позиции, соответствуюш;ей первой из  чеек с положительным откликом на поиск по ассоциативному критерию. На выходах 10 и 11 элементов 21 и 22 формируетс  адрес этой  чейки (под первой  чейкой понимаетс  здесь  чейки с меньшим адресом). В случае использовани  устройства в системах управлени  входной код по тупает с регистра управл юпщх призна ков или регистра прерьшани  (не пока заны) , Если входной код содержит единичные разр ды, то элемент ИЛИ 18 форми рует единичньй сигнал на вькоде 9. 1 9 Этот сигнал используетс  при построении многоуровневой структуры устрой- ства. Код указател  в устройстве формируетс  элементами И 13-17 под управлением запреш;ающих сигналов (потенциалов логического нул ). Запрещающие сигналы и код адреса формируютс  элементами ИЛИ 19, 20 и элементами НЕ 21, 22. Дл  формировани  кода указател  и кода адреса на вход 12 подаетс  разрешающий сигнал (потенциал логической единицы). Рассмотрим работу устройства в случае, когда во входном коде присутствуют единичные сигналы на входе 1 или 2 (адреса 00 или 01). Эти сигналы через элементы И 16 или 17 и элемент ИЛИ 19 поступают на элемент НЕ 21. На выходе элемента НЕ 21 формируетс  потенциал логического нул , лвл юпщйс  запрещающим дл  прохождени  сигналов со входов 3 и 4 через элементы И 13, 14. Одновременно этот потенциал формирует первый разр д кода адреса (00 или 01) на выход 10. Таким образом, сигналы на выходах 7, 8 (код указател ) и 10 (первый разр д кода адреса ) могут быть единичными, если нет единичных разр дов входного кода с.адресами 00 или 01. Аналогично, если во входном коде имеютс  первые единичные разр ды на входах 1 или 3 (с адресами 00 или 10), они проход т через элементы И 17 или 14, элемент ИЛИ 20 на вход элемента НЕ 22, на выходе которого формируетс  потенциал логического нул ,  вл юищйс  запрещающим дл  прохождени  единичных сигналов входного кода с входов 2 или 4 через элементы И 15 или 13. Одновременно этот потенциал формирует второй разр д кода адреса на выходе 11 (адреса 00, 10). Таким образом, при любых сочетани х сигналов входного кода в устройстве вырабатываетс  код адреса первой единицы во входном коде, нулевые разр ды которого одновременно  вл ютс  запрещающими сигналами дл  всех остальных единичных разр дов входного кода, за счет чего повьш1аетс  надежность устройства. При использовании многоуровневой структуры, например двухуровневой (фиг. 2), разр ды входного кода дел тс  на четверки и поступают на входы 1-4 устройств 23 первого уровн . Если в пределах четверки имеетс  единичный разр д входного кода, то формируетс  сигнал единицы на выходе 9 соответствующего устройства . Сигналы с выходов 9 устройств 23образуют входной код дл  устройства 23 . На входе 12 устройства 232 посто нно поддерживаетс  разрешающий сигнал. Устройство 232 формирует код указател , единичный разр д которого со ответствует первой из четверок разр дов входного кода, содержащих единичные значени . Разр ды кода указа1тел  с выходов 5-8 устройства 23 поступают на входы 12 соответствующи устройств 23 . При этом разрешающий сигнал поступает на вход 12 лишь того устройства 23, чей сигнал с выхода 9 был первой единицей входного кода устройства 232 Таким образом , только одно из устройств 23 будет формировать код адреса и код указател  с единичным разр дом. Полньй код указател  в многоуровневой структуре формируетс  из кодов указа телей устройств 23. Код адреса фор79 . 4 мируетс  устройством 232 (старшие разр ды на шинах 24 и 25) и одним из устройств 23, выбранным единичным разр дом кода указател  устройст 2 (младшие разр ды на шинах 26 ва 23 и 27). Входы элемента ИЛИ 19 соединены через элементы И 16 и 17 с входами 1 и 2 (нулевого и первого) разр дов входного кода (фиг. 1), поэтому при комбинации входного кода 0110 единица по входу 3 может быстрее, чем в прототипе, пройти на элементы ИЛИ 20 и НЕ 22 и запретить прохождение первой единицы на выход 6. Единица с входа 1 после задержки в элементе И 17 поступит на элементы ИЛИ 19 и НЕ 21. Таким образом, на выходах 10 и 11 будет сформирован адрес с задержкой, римерно в два раза меньшей, чем в рототипе.за счет меньшего числа лементов, создающих задержку. Формирование сигнала на выходе 9 акже выполн етс  с меньшей задержкой, ем в прототипе, за счет исключени  лементов И.

П51

д10

(5

nS

ж,

L 20

т

%е.1

27 К 25 24

Claims (1)

1. УСТРОЙСТВО ДЛЯ СЧИТЫВАНИЯ ИНФОРМАЦИИ ИЗ АССОЦИАТИВНОЙ ПАМЯТИ, содержащее элементы И, элементы ИЛИ и элементы НЕ, причем первые входы первого и второго элементов И и выход первого элемента ИЛИ являются ! соответственно входами третьего и : второго разрядов и выходом объединенного сигнала устройства, выход второго элемента ИЛИ соединен с входом первого элемента НЕ, выход которого, подключен к вторым входам первого и второго элементов И, выход второго элемента И соединен с первым входом третьего элемента ИЛИ, выход которого подключен к входу второго элемента НЕ, выход которого соединен с третьим входом первого элемента И и первым входом третьего элемента И, выходы элементов И, с первого по третий, являются соответственно выходами третьего, второго и первого разрядов устройства, адресными выходами которого являются выходы элементов НЕ, отличающееся тем, что, с целью повышения надежности и быстродействия устройства, в него введены четвертый <S и пятый элементы И, первые входы которых являются соответственно входами первого и нулевого разрядов уст- ройства, а вторые входы соединены с четвертым входом первого и третьим; входом второго элементов И и являются управляющим входом устройства, причем выходы четвертого и пятого элементов И подключены соответственно к первому входу второго элемента ИЛИ и второму входу третьего элемента И и к вторым входам второго и третьего элементов ИЛИ, входы первого элемента ИЛИ соединены с первы.ми входами первого, второго, четвер|того и пятого элементов ИJ.выход пятого элемента И является выходом нулевого разряда устройства.

   SU „ 1182579

   1182579 2