SU902282A1 - Устройство дл приема информации по двум параллельным каналам св зи - Google Patents
Устройство дл приема информации по двум параллельным каналам св зи Download PDFInfo
- Publication number
- SU902282A1 SU902282A1 SU802894680A SU2894680A SU902282A1 SU 902282 A1 SU902282 A1 SU 902282A1 SU 802894680 A SU802894680 A SU 802894680A SU 2894680 A SU2894680 A SU 2894680A SU 902282 A1 SU902282 A1 SU 902282A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- output
- communication channels
- register
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
Description
Изобретение относитс к технике св зи и может использоватьс в системах передачи данных. Известно устройство дл приема информации по двум параллельным каналам св зи, содержащее входной элемент И, входной элемент ИЛИ. и блоки защиты от ошибок, выходы которых соединены с входами логического блока СП. Однако известное устройство дл приема информации не обеспечивает необходимую достоверность приема информации . Цель изобретени - повышение досто верности. Указанна цель достигаетс тем, что в устройстве дл приема информаци по двум параллельным каналам св зи, содержащем входной элемент И, входной элемент ИЛИ и блоки защиты от ошибок, выходы которых соединены с входами логического блока, блок защит от ошибок состоит из счетчика единиц вход которого соединен с входом реги стра, выход которого соединен с первым входом ключа, второй вход которого соединен с выходом счетмика единиц, причем вход регистра одного блока защиты от ошибок соединен с выходом входного элемента И, входы которого соединены с входами входного элемента ИЛИ, выход- которого соединен с входом регистра другого блока защиты от ошибок , а логический блок состоит из первого и второго элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами элемента И, первый вход которого соединен с входом элемента НЕ, при этом выходы ключей блоков защиты от ошибок соединены с одними входами первого и второго элементов ИЛИ, вторые входы которых соединены с вторыми входами ключей . На чертеже изображена структурна электрическа схема устройства дл приема информации по двум параллельным каналам св зи. Устройство содержит шины 1 и 2 вого и второго каналов св зи, блоки 3 и 4 защиты от ошибок, входной элемент И 5, входной элемент ИЛИ 6. Каждый блок 3 и i защиты от ошибок состоит из регистра 7, ключа 8, счетчика 9 единиц и соединен через логический блок 10 с шиной 11 откорректированной информации и с шиной 12 сигнала переспроса. Логический блок 10 состоит из первого и второго элементов ИЛИ 13 и 1i, элемента И 15 и элемента НЕ 16. Устройство работает следующим образом . Принимаемые по двум каналам св зи кодовые слова одновременно поступают по шинам 1 и 2, на входы блоков 3 и , защиты от ошибок через входной элемент И 5 и входной элемент ИЛИ 6, выполн ющие операции поразр дного логического умножени и сложени , со ответственно. В блоках 3 и it защиты от ошибок сигнал записываетс в регистр 7, а считываетс через ключ 8, управл емый счетчиком единиц 9. Ключ 8 открываетс только при фиксировании счетчиком единиц 9 ровно W единиц в п-разр дном слове, поступившем на вход блока 3, защиты от ошибок. Кодовое слово, прошедшее отк|: 1тый 90 пер 4 ключ 8, поступает через второй элемент ИЛИ логического блока 10 на вход элемента И 15, который пропускает слово в шину 11 только при наличии разрешающего потенциала на выходе первого элемента ИЛИ 13, по вл ющегос при фиксировании счетчиком единиц 9 точно W единиц в слове. Сигнал переспроса в шине 12 по вл етс . только при одновременном фиксировании ошибок в слове счетчиками единиц 9 блоков 3 и . Работа устройства основана на следующем принципе. Ошибки любой кратности одного знака, поражающие различные разр ды слова в параллельных каналах, исправл ютс устройством за счет одновременного конъюнктивного и дизъюнктивного объединени прин той информации, выполн емого входным элементом И 5, и входным элементом ИЛИ 6. Любые ошибки , привод щие к одновременному изменению веса W в блоках 3 и t защиты от ошибок, вызывают формирование сигнала переспроса. По сним работу устройства на примере приема слова 10101100 8-разр дного кода с числом единиц, равным -k, при разном характере ошибок , поражающих слово.
В шине 1 В шине 2
На выходе входного элемента И 5
На выходе входного элемента ИЛИ 6
На выходе ключа 8 блока 3 На выходе ключа 8 блока k
В шине 11
1111110000001100
10101111 10100000
1010110000000000
1-1111111
1 О 1 О 1 1 J О
1010110000000000 00000000
Claims (1)
10101100 10101100 10101100 j902 Техническа эффективность устройства заключаетс в уменьшении веро тности ошибок до п/2 раз в зависимости от степени асимметрии ошибок в каналах св зи, что повышает достоверность приема информации: Формула изобретени Устройство дл приема информации, по двум параллельным каналам св зи, содержащее входной элемент И, входной элемент ИЛИ и блоки защиты от. ошибок выходы которых соединены с входами логического блока, отличающеес тем, что, с целью повышени достоверности, блок защиты от оши бок состоит из счетчика единиц, вход которого соединен с входом регистра, выход которого соединен с первым вхо дом ключа, второй вход которого соед нен с выходом счетчика единиц, примем вход регистра одного блока защиты от ошибок соединен с выходом входного элемента И, входы которого соединены с входами входного элемента ИЛИ, выход которого соединен с входом регистра другого блока защиты-от ошибок, а логический блок состоит из первого и второго элементов ИЛИ, выходы которых, соединены соответственно с первым и вторым входами элемента И, первый вход которого соединен с входом элемента НЕ, при этом выходы кличей блоков защиты от ошибок соединены с одними входами первого и второго элементов ИЛИ, вторые входы которых соединены с вторыми входами ключей. Источники информации, прин тые-во внимание при экспертизе 1 Авторское свидетельство СССР № 590856, кл. Н Qk L 1/16, 1976.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802894680A SU902282A1 (ru) | 1980-03-17 | 1980-03-17 | Устройство дл приема информации по двум параллельным каналам св зи |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802894680A SU902282A1 (ru) | 1980-03-17 | 1980-03-17 | Устройство дл приема информации по двум параллельным каналам св зи |
Publications (1)
Publication Number | Publication Date |
---|---|
SU902282A1 true SU902282A1 (ru) | 1982-01-30 |
Family
ID=20882950
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802894680A SU902282A1 (ru) | 1980-03-17 | 1980-03-17 | Устройство дл приема информации по двум параллельным каналам св зи |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU902282A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2536384C2 (ru) * | 2013-04-12 | 2014-12-20 | Открытое акционерное общество "Головное системное конструкторское бюро Концерна ПВО "Алмаз-Антей" имени академика А.А. Расплетина" (ОАО "ГСКБ "Алмаз-Антей") | Способ для приема информации по двум параллельным каналам |
-
1980
- 1980-03-17 SU SU802894680A patent/SU902282A1/ru active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2536384C2 (ru) * | 2013-04-12 | 2014-12-20 | Открытое акционерное общество "Головное системное конструкторское бюро Концерна ПВО "Алмаз-Антей" имени академика А.А. Расплетина" (ОАО "ГСКБ "Алмаз-Антей") | Способ для приема информации по двум параллельным каналам |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR880000967A (ko) | 듀얼 포오트 반도체 기억 장치 | |
GB1315340A (en) | Data processing apparatus | |
GB1279355A (en) | Arithmetic and logic unit | |
US3938087A (en) | High speed binary comparator | |
SU902282A1 (ru) | Устройство дл приема информации по двум параллельным каналам св зи | |
US3113204A (en) | Parity checked shift register counting circuits | |
GB983515A (en) | Improved information transfer apparatus | |
SU370605A1 (ru) | УСТРОЙСТВО дл ВЫЧИТАНИЯ | |
SU1315972A1 (ru) | Устройство дл делени | |
US3631231A (en) | Serial adder-subtracter subassembly | |
GB1314402A (en) | Devices for checking a group of symbols | |
SU1151955A1 (ru) | Устройство дл делени | |
SU1080132A1 (ru) | Устройство дл ввода информации | |
SU1383345A1 (ru) | Логарифмический преобразователь | |
SU798819A1 (ru) | Устройство дл нормализации чисел | |
SU1307454A1 (ru) | Устройство дл нормализации чисел | |
GB1480208A (en) | Digital computers | |
SU964734A1 (ru) | Устройство дл считывани информации из ассоциативной пам ти | |
SU1182579A1 (ru) | Устройство дл считывани информации из ассоциативной пам ти | |
SU896616A1 (ru) | Устройство дл взаимной нормализации двоичных чисел | |
SU842791A1 (ru) | Устройство дл сравнени чисел | |
SU796840A1 (ru) | Устройство дл определени положени чиСлА HA чиСлОВОй ОСи | |
SU932615A1 (ru) | Коммутирующее устройство | |
SU898506A1 (ru) | Запоминающее устройство | |
RU2006939C1 (ru) | Устройство для поиска информации по совпадению |