SU798819A1 - Устройство дл нормализации чисел - Google Patents
Устройство дл нормализации чисел Download PDFInfo
- Publication number
- SU798819A1 SU798819A1 SU782700875A SU2700875A SU798819A1 SU 798819 A1 SU798819 A1 SU 798819A1 SU 782700875 A SU782700875 A SU 782700875A SU 2700875 A SU2700875 A SU 2700875A SU 798819 A1 SU798819 A1 SU 798819A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- bus
- output
- inputs
- shift registers
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Изобретение относитс к вычислительной технике и может быть использовано дл нормализации чисел с пла .рающей зап той с основанием 16, как операндов, так и результата. Известны устройства дл нормализации чисел, подразумевающие сдвиг мантиссы числа влево до по влени в старшем бите и одновременное уменьшение пор дка числа на количёст во сдвигов или сдвиг числа вправо . на , разр д с одновременным увеличением пор дка числа на i ц« при переполнении разр дной сетки арифметического устройства в операци х над мантиссами, в ЦВМ третьего поколени числа с плавающей зап той имеют основание 16 и соответственно должны сдвигатьс на тетрады (4 разр да ) вправо и влево с корректировкой пор дка на tl при каждом сдвиге 1, 2 и 3. Известно устройство дл нормализации чисел/ имеющее входные шины, m анализаторов и выходные шины «ГГ.Недостатком указанного устройства вл етс большой.объем оборудовани отсутствие возможности работы с числами с плавающей.зап той по основанию 16, отсутствие возможности нормализации числа вправо при переполнении разр дной сетки арифметического устройства. Цель изобретени - экономи оборудовани и расширение функциональных возможностей устройства, заключающиес в возможности нормализации числа вправо. Поставленна цель достигаетс тем, что устройство дл нормализации чисел , содержащее анализатор, шину данных , выходную шину, содержит четыре сдвигающих регистра, счетчик, элемент И, два элемента ИЛИ, триггер, управл ющие шины, причем перва управл юща шина соединена с первым входом элемента И, второй :вхрд которого соединен с второй управл ющей шиной и первыми входами элементов ИЛИ, выходы которых соединены соответственно с первыми и вторыми входами каждого сдвигающего регистра и счетчика, третий вход которого соединен с третьей управл ющей шиной, первым входом триггера и третьими входами всех сдвигающих регистров, четвертые входы которых соединены с шиной данных, котора соединена с четвертым входом счетчика, выход которого соединен с выходной шиной, котора соединена также с первыми выходами всех сдвигающих регистров, вторые выходы которых соединены соответственно с первым, вторым, третьим и четвертым входами анализатора , выход которого соединен с вторым 1ВХОДОМ первого элемента ИЛИ, второй вход второго элемента ИЛИ соединен с п тым входом анализатора, п тым входом первого сдвигающего регистра и с выходом триггера, второй вход которого соединен с выходом элемента И. На фиг.1 схематически представлено предлагаемое устройство на фиг.2 временна диаграмма работы устройств Устройство содержит управл ющую шину 1 сигнала переполнени , элемент И 2, управл ющую шину 3 сигнала стро бировани , элемент , элемент ИЛИ 5, сдвигающий регистр 6-9, счетчик 10, управл ющую шину 11 синхроимпульсов , триггер 12,.шину 13 данных , выходную шину 14, анализатор 15. Шина 1 соединена с первым входом элемента И 2, второй вход которого соединен с шиной 3 и первыми входами элементов ИЛИ 4 и 5, выходы которых N-разр соединены соответственно с первыми и вторыми входами каждого сдвигающего регистра 6-9 и счетчика 10, третий вход которого соединен с шиной 11, первым входом триггера 12 и третьими входаг ш всех сдвигающих регистров 6-9, четвертые входы которых соединены с шиной 13 данных, котора соединена с четвертым входом счетчика 10, выход которого соединен с выходной шиной 14, котора соединена с первыми выходают всех сдвигающих регистров 6-9, вторые выходы которых «соединены с первьам, вторым, третьим ичетвертым входами анализатора 15, выход которого соединен с вторым входом элемента ИЛИ 4, а второй вход элемента ИЛИ 5 соединен с п тым входом анализатора 15, п тым входом первого сдвигающего регистра бис выходом триггера 12, второй вход которого соединен с выходом элемента И 2. По шине 13 данных на четвертые входы счетчика.10, сдвигающих регистров 6-9 подаетс число с плавающей зап той с основанием 16 в следующем виде мантисса /С1
Знак пор док Тетрада 1 Тетрада 2 ч числа числа ; Счетчик 10 - восьмиразр дный.Сдви oвыe. регистры 6-9 имеют по Н|4- k разр дов, где N - число разр дов мантиссы. В счетчик 10 заноситс пор док и знак числа, в сдвигающий регистр 9- старшие биты всех тетрад, в сдвигающий регистр.8 - вторые биты всех тетрад, в сдвигающие регистры 6 и 7третьи и четвертые биты всех тетрад соответственно. Таким образйм, в сдвигающий регистр 9 занос тс биты 8,12,16,20,...,п-4,п числа, в сдвигающий регистр 8 - биты 9,13,17,21, ...,п-3,п+1 числа, в сдвигающий регистр 7 - биты 10,14,18,22,...,п-2, п+2 числа, в сдвигающий регистр б биты 11,15,19,29,...,п-1,п+3 числа. ; i Счетчик 10 в зависимости от значе Hilft на втором и первом управл ющих входах выполн ет функции, приведенные в табл.1. Таблица Тетрада (k-l) Тетрада k а 3 Сдвигающие регистры 6-9 в зависимости от значений на втором и первом управл ющих входах выполн ют функции, приведенные в табл.2. Таблица 2 Значени управл ющих Функции входов сдвигающих сдвигающих регистров регистров второй первый При сдвиге .вправо в старший разр д регистра 6 записываетс значение, хранимое триггером 12 и поступающее на п тый вход этого регистра. Триггер 12 служит дл запоминани переполнени , поступающего по шине 1. Запоминание переполнени в триггере 12 и выполнение заданных функций счетчиком 10 и сдвигающими регистрами 6-9 производитс по заднему фронту синхроимпульсов, поступающих по шине 11 на первый вход триггера
12 и на третьи входы счетчика 10 и сдвигающих регистров 6-9.
Элемент ИЛИ 4 и элемент ИЛИ 5 служат дл формировани управл ющих потенциалов соответственно на первом и входах счетчика 10 и сдвигающих регистрах 6-9.
Элемент И 2 служит дл блокировки сигнала переполнени на шине 1, когда отсутствует разрешающий сигнал на шине 3.
Анализатор 15 представл ет собой элемент ИЛИ-НЕ на п ть входов, на певый , второй, третий и четвертый входы которого поступают с вторых выходов сдвигающих регистров 6-9 стариие биты, а на п тый вход подаетс значение триггера 12. Анашиза- тор 15 служит дл анализа старшей тетрады на О (старшие биты сдвигаюиих регистров 6-9 составл ют ста Х11ую тетраду числа)и наличи переполнени
Первые выходы счетчика 10 и сдвигающих регистров 6-9 соединены с шиной 14 в следующей последовательности: разр ды 0-7 счетчика 10 соедин ютс соответственно с разр дами 0-7 шины 14; разр ды О-К сдвигающих регистров 6-9 соедин ют с разр дами шины 14, имеющими номера 8+4, 9+4К, 10+4К, 11+4К соответственно.
При высоком потенциале на шине 3 по заднему фронту синхросигнала на шине 11 в счетчик 10 и сдвигающие регистры 6-9 заноситс информаци с шин 13 в пор дке, указанном выше, так как на выходах элементов ИЛИ 4 и ИЛИ 5 будут высокие потенциалы. Если на шине 1 нет высокого потенциала (триггер 12 не установлен) и старна тетрада числа не равна О (на выходе анализатора 15 низкий потенцисш - число нормализовано), то на выходах элементов ИЛИ 4 и ИЛИ 5 (после сн ти высокого потенциала на шине 3) будут низкие потенциалы, и счетчик 10, а также сдвигающие регистры 6-9 наход тс в режиме хранение (на их выходах информаци не мен етс ) до по влени следующего высокого потенциала на шине 3.
Если прин тое число не нормализовано (О в старших разр дах сдвигсиощих регистров 6-9) и нет высокого потенциала на шине 1 (триггер 12 не устанавливаетс ), на выходе анализатора 15 будет высокий потенциаш. После сн ти высокого потенциала на шине 3 на выходе элемента ИЛИ 4 - вы сокий потенциал, а на выходе элемента ИЛИ 5 - низкий потенцисш. При эти услови х счетчик 10 находитс в режиме , а сдвигающие регистры 6-9 наход тс в режиме сдвиг влево и по Зс1днему фронту каждого синхросигнала на шине 11 из значени счетчика 10 вычитаетс , а в каждом из сдвигающих регистров 6-9 информаци сдвигаетс на один разр д влево. Этот процесс будет продолжатьс до
по влени 1 в старшем разр де любого из сдвигающих регистров 6-9 при этом на выходе анализатора 15 устанавливаетс низкий потенциал. Низкий потенциал устанавливаетс на выходе элемента ИЛИ 4. Счетчик 10 и сдвигающие регистры 6-9 перевод тс в режим хранение до по влени высокого потенциала на шине 3. ,
Если число записываетс в счетчик 10 и сдвигающие регистры 6-9 при наличии высокого потенциала на шине 1 то по заднему фронту синхросигнала на шине 11 устанавливаетс триггер 12, так как в это врем на выходе элемента И 2 высокий потенциал. После сн ти высокого потенциала с шины 3 высоким потенциалом на выходе триггера 12 сохран етс высокий потенциа на выходе элемента ИЛИ 5 и устанавливаетс низким потенцисШ на выходе анализатора 15 и соответственно на выходе элемента ИЛИ 4. Счетчик 10 и сдвигающие регистры 6-9 перевод тс соответственно в режиг/ы и сдвиг вправо . По следующему синхросигналу на шине 11 к содержимому счетчика 10 прибавл етс ., содержимое сдвигающих регистров 6-9 сдвигаетс вправо на один разр д. ;При этом старшие разр ды сдвигающих :регистров 9,8 и 7 устанавливаютс в :0, а в старший разр д сдвигающего регистра 6 записываетс i с выхода триггера 12 через п тый вход. Этим же синхроимпульсом сбрасываетс триггер. 12 (на выходе элемента И 2 низкий потенциал, так как на шине 3 низкий потенциал) и устанавливаетс низкий потенциал на выходе элемента ИЛИ 5. Низкий потенциал на выходе анализатора 15 поддерживаетс высоким потенциалом в старшем разр де сдвигающего регистра 6. Счетчик 10 и сдвигающие регистры 6-9 перевод тс в режим хранение до по влени следующего высокого потенциала на шине 3. Это позвол ет реализовать устройство нормализации чисел с малыми затратами оборудовани . При реализации предлагаемого устройства. дл числа с 48-битной мантиссой (разр дность числа вз та из примера, приведенного в (4) на наиболее рас .пространенных микросхемах серии 500 (ЭСЛ) или серии 155 (ТТЛ) необходимо пор дка 17 микросхем. Дл реализаций только одного каскада устройства -(4) на 48 входов требуетс пор дка 59 микросхем тех же серий, а дл реализации всего устройства требуетс пор дка 177 микросхем, т.е. в 10 раз больше, чем в предлагаемом устройстве .
Устройство одновременно с нормализацией числа выполн ет корректировку пор дка.
Claims (4)
- Формула изобретени Устройство дл нормализации чисел содержащее анализатор, шину данныхи выходную шину, отличающеес тем, что, с целью экономии оборудовани и расширени функциональных возможностей, заключающегос в возможности нормализации числа вправо, оно содержит четыре сдвигающих регистра, счетчик, элемент И, два элемента ИЛИ, триггер, управл ющие шины,-причем перва управл юща шина соединена с первым входом элемента И, второй вход 1 оторого соединен с второй управл ющей шиной и пёрвьвиш входами элементов ИЛИ, выходы Ьсоторых соединены соответственно с первыми и вторыми входами каждого сдвигающего регистра и счетчика, третий вход которого соединен с третьей управл ющей шиной, первым входом триггера и третьими входг1ми всех сдвигающих регистров, четвертые входы которах соединены с шиной данных, котора соединена с четвертым входом счетчи1 а, выход которого соединен с выходной, шиной, котора соединена также с первыми выходами всех сдвигающих регистров, вторые выходы которых соединены соответственно, с первым , вторым, третьим и четвертым входами аиёшизатора, выход которого соединен с вторым входом первого элемента ИЛИ, второй вход второго , элемента ИЛИ соединен с п тым входом анализатора, п тым входом первого сдвигающего регистра и с выходом триггера, второй вход которого соединен с выходом элемента И.0 Источники информации,прин тые во внимание при экспертизе 1. Карцев М.А. Арифметика цифровых машин, М., Наука, 1969, с. 323-326.
- 2. Майоров . и Новиков Г.И. Принцип организации цифровых машин/ Л., Машиностроение, 1974, с. 289-290.
- 3.Каган Б.М. и Каневский М.М. Цифровые вычислительные машины и0 системы. И., Энерги , 1973, с. 65-66.
- 4.Авторское свидетельство СССР 397908, кл. G 06F 7/38,(прототип). .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782700875A SU798819A1 (ru) | 1978-12-25 | 1978-12-25 | Устройство дл нормализации чисел |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782700875A SU798819A1 (ru) | 1978-12-25 | 1978-12-25 | Устройство дл нормализации чисел |
Publications (1)
Publication Number | Publication Date |
---|---|
SU798819A1 true SU798819A1 (ru) | 1981-01-23 |
Family
ID=20800287
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782700875A SU798819A1 (ru) | 1978-12-25 | 1978-12-25 | Устройство дл нормализации чисел |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU798819A1 (ru) |
-
1978
- 1978-12-25 SU SU782700875A patent/SU798819A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7610454B2 (en) | Address decoding method and related apparatus by comparing mutually exclusive bit-patterns of addresses | |
GB1279355A (en) | Arithmetic and logic unit | |
SU798819A1 (ru) | Устройство дл нормализации чисел | |
GB1536933A (en) | Array processors | |
SU902282A1 (ru) | Устройство дл приема информации по двум параллельным каналам св зи | |
GB1355706A (en) | Device comprising a plurality of series arranged storage elements | |
US5381380A (en) | Divide circuit having high-speed operating capability | |
SU796840A1 (ru) | Устройство дл определени положени чиСлА HA чиСлОВОй ОСи | |
SU1388849A1 (ru) | Устройство дл нормализации чисел | |
SU1307454A1 (ru) | Устройство дл нормализации чисел | |
SU739528A1 (ru) | Устройство дл последовательного выделени нулей из п-разр дного двоичного кода | |
SU1411740A1 (ru) | Устройство дл вычислени экспоненциальной функции | |
JPS5847462Y2 (ja) | 乗算回路 | |
SU1365077A1 (ru) | Устройство дл сложени в избыточной системе счислени | |
SU1587491A1 (ru) | Устройство дл экстремальной фильтрации | |
SU911510A1 (ru) | Устройство дл определени максимального числа | |
SU1315972A1 (ru) | Устройство дл делени | |
SU987616A1 (ru) | Устройство дл последовательного выделени единиц из @ -разр дного двоичного кода | |
SU690476A1 (ru) | Устройство дл последовательного выделени единиц из п-разр дного двоичного кода | |
SU1499339A1 (ru) | Устройство дл вычислени квадратного корн | |
SU1532949A1 (ru) | Процессор обработки изображений | |
SU896616A1 (ru) | Устройство дл взаимной нормализации двоичных чисел | |
JPS6235687B2 (ru) | ||
SU826340A1 (ru) | УСТРОЙСТВО ДЛЯ СОРТИРОВКИ МК-РАЗРЯДЙоПшс! | |
SU1053100A1 (ru) | Устройство дл определени среднего из нечетного количества чисел |