SU1532949A1

SU1532949A1 - Процессор обработки изображений

Info

Publication number: SU1532949A1
Application number: SU884450480A
Authority: SU
Inventors: Леонид Викторович Вариченко; Вячеслав Владимирович Вишневский; Мирослав Ярославович Дедишин; Олег Николаевич Лапшинов; Роман Богданович Попович; Михаил Аркадьевич Раков; Геннадий Сигизмундович Сварчевский; Юрий Андреевич Томин; Иван Степанович Тывонюк; Александр Антонович Яковлев
Original assignee: Предприятие П/Я В-2119; Физико-механический институт им.Г.В.Карпенко
Priority date: 1988-05-24
Filing date: 1988-05-24
Publication date: 1989-12-30

Abstract

Изобретение относитс к автоматике, вычислительной и информационно-измерительной технике и может быть использовано в системах цифровой обработки изображений. Целью изобретени вл етс расширение функциональных возможностей за счет обеспечени параллельного обмена данными между блоком пам ти изображений и процессорными элементами, между самими процессорными элементами, что увеличивает эффективность вычислений дл широкого класса алгоритмов, и за счет выполнени в каждом процессорном элементе арифметических операций по модул м 2¹¹ -1, 2¹³ -1, 2¹⁷ - 1, 2¹⁹ -1. В процессоре осуществл етс параллельный обмен данными между четырьм процессорными элементами и блоком пам ти изображений, между процессорными элементами благодар введению блока обмена, и функционального запоминающего устройства, причем процессор обработки изображений работает под управлением ЭВМ. Устройство предназначено дл работы с системой "Спектр-ДК". 2 з.п. ф-лы, 3 ил.

Description

СП

со

Изобретение относитс к автоматике , вычислительной и информационно- измерительной технике и может быть использовано в системах цифровой обработки изображений.

Цель изобретени - расширение функциональных возможностей за счет обеспечени параллельного обмена данными между пам тью изображений и процессорными элементами, между самими процессорньгми элементами, что увеличивает эффективность вычислений дл широкого класса алгоритмов, и обеспечени выполнени в каждом

процессорном элементе арифметических операций по модул м 2 -1, 21 -1,

217-1, 2й-1.

На фиг. 1 изображена структурна схема процессора обработки изображений; на фиг. 2 - структурна схема процессорного элемента; на фиг. 3 - структурна схема блока ах +Ь.

Процессор обработки изображений (фиг. 1) содержит первый процессорный элемент (ПЭ 1) 1, второй процессорный элемент (ПЭ 2)2, третий процессорный элемент (ПЭ 3) 3, четвер тый процессорный элемент (ПЭ 4) 4,

блок 5 коммутации, блок 6 обмена, блок 7 пам ти изображений, функциональное запоминающее 8 устройство, блок 9 управлени , группу входов 10 данных, группу входов 11 адреса, группу входов 12 управлени и группу ныходов 13 данных. Процессорный элемент содержит блок 14 вычислени + b, первый элемент И 15, второй элемент И 16, входной 17 регистр, выходной 18 регистр, буферный 19 блок, арифметике- логическое устройство 0, группу входов 21 управлени , Йход 22 маскировани , первую группу Јходов 23 данных, группу выходов 24 условий, группу выходов 25 данных и бторую группу входов 26 данных. Блок ах + Ъ содержит группу 27 элементов И, блок 28 умножени , группу 29 эле- Ментов НЕ, коммутатор 30, элемент И-ШШ 31, вторую группу 32 элементов И, арифметико-логический 33 блок, элемент ИЛИ 34, элемент И 35, регистр 36, группу входов 37 данных, вход 38 маскировани , группу входов 39 управлени и группу выходов 40 данных.

I

Процессор обработки изображений

работает следующим образом.

От интерфейса (И-41) (фиг.1) по группе входов 10 данных под управ- лением группы входов 11 адреса и группы входов 12 управлени в па- 1 м ть программ блока 9 заноситс из управл ющей ЭВМ программа работы процессора обработки изображений. Далее передачей числа по интерфейсу И-41 в блок 9 производитс запуск программы. Программа состоит из 128-битовых микрокоманд, пол которых управл ют работой ПЭ 1 - 4 (все четыре процессорных элемента управл ютс одними и теми же пол ми) блока 6 обмена, блока 7 пам ти изображений , устройством 8.

Регистр маски, наход щийс в блоке 9, задает возможные варианты работы процессора обработки изображений . В зависимости от значени п того бита регистра маски возможны два режима работы. Если значение п того бита равно нулю, то могут работать все четыре процессорных элемента каждый со своей частью блока пам ти 7 изображений или устройства 8. При этом можно замаскировать (запретить по записи данных) работу любых из

5 0 5

0

5

0

5

четырех ПЭ и соответствующих частей блока 7 пам ти изображений. Работа частей устройства 8 не маскируетс . Маскирование задаетс значени ми первых четырех бит (биты А, В, С, D) регистра маски. Когда i-й, i 1,2,3, 4, бит маскировани равен единице, то работа соответствующего 1-го ПЭ и части пам ти изображений разрешена , в противном случае равенства бита нулю работа маскируетс . В данном режиме работы на втором, третьем и четвертом входах-выходах данных блока 5 коммутации - третье состо ние . В зависимости от сигналов управлени блока 9 управлени блок 5 коммутации пропускает данные от первого процессорного 1 элемента к первой части блока 7 пам ти изображений или в обратном направлении. В зависимости от первых четырех бит регистра маски может маскироватьс также запись из процессорного элемента в блок обмена.

Если значение п того бита регистра маски равно единице, то работает только ПЭ 1 и все четыре части блока пам ти изображений. Работа устройства 8 в этом режиме запрещаетс . Запись во второй, третий и четвертый ПЭ в этом режиме посто нно маскируетс . Запись данных в блок 6 обмена производитс только из первого процессорного элемента 1, т.е. блок 6 обмена используетс в этом режиме как дополнительный регистр. В случае чтени из пам ти изображений в зависимости от значени младших двух бит адреса чтени блок 5 коммутации пропускает на ПЭ 1 данные от соответствующей части пам ти изображений. В случае записи в блок пам ти 7 изображений блок 5 коммутации передает данные от ПЭ 1 на все четыре части пам ти изображений. Однако в зависимости от значени младших двух бит адреса записи запись происходит только в одну часть. Запись в остальные части маскируетс . Таким образом, в данном режиме работы первый ПЭ работает со всеми четырьм част ми пам ти изображений.

Первый ПЭ передает на блок 9 управлени биты условий, которые вли ют на последовательность выполнени микрокоманд в программе.

В блоке управлени содержатс регистры , которые задают адресацию дл

блока 7 пам ти изображений или уст- ройтсва 8, команду на устройство 8, модуль, по которому производ тс вычислени во всех четырех ПЭ, маскирование работы ПЭ и частей пам ти. Эти регистры получают данные от первого ПЭ. Первый ПЭ может получать данные от регистров, задающих адресацию точки в пределах страницы. Группа выходов 13 данных может использоватьс дл передачи данных от процессора обработки изображений во внешние устройства.

В режиме работы четырех ПЭ возможно параллельное считывание четырех точек изображени из блока .7 пам ти изображений, их обработка с помощью ПЭ 1 -4. Промежуточные результаты могут записыватьс в устройство 8, а также дл этого может использоватьс блок 7 пам ти изображений. Функциональное запоминающее 8 устройство позвол ет параллельное считывание не только по строкам, но и параллельно четырех точек по столбцам. В результате возможна эффективна раздельна обработка изображений (сначала по строкам, потом по столбцам), котора характерна дл многих алгоритмов . Наличие в ПЭ двух видов арифметики (обычна арифметика, арифметика конечных колец вычетов по модул м М. 2й -1, М4 21i -I; M., 2 7-1: М, 2 -1)

1; М4 2 -1) позвол ет реализацию как обычных алгоритмов цифровой обработки изображений, так и алгоритмов над конечными кольцами, что в р де случаев дает выигрыш в вычислительных затратах.

Первый 1, второй 2, третий 3 и четвертый 4 ПЭ работают следующим образом.

На вход 22 1-го ПЭ (i 1, 2, 3, 4) поступает соответствующий бит (А, В, С или D) маскировани . Если значение этого бита равно нулю, то запрещаетс запись данных в регистры арифметико-логического 20 устройства , блока 14 ах + b входной 17 и выходной 18 регистры. В случае равенства бита единице запись данных разрешена, т.е. работа ПЭ не маскируетс .

После начала такта работы процессора обработки изображений с п того управл ющего выхода блока управлени на группу входов 21 управлени ПЭ поступают биты микрокоманды. Эти

0

5

0

5

биты задают действи , выполн емые блоком 14 ах + Ь, входным 17 и выходным 18 регистрами, буферным 19 блоком и устройством 20. Биты микрокоманды задают также выбор операнда (источника данных) по первому и второму входам данных устройства 20 и выбор приемника данных, куда заноситс результат с группы выходов 25 данных.

На первый вход данных устройства 20 поступает операнд с выхода вход- ного 17 регистра или с первого выхода данных буферного 19 блока. На второй вход данных устройства 20 поступает операнд с второго выхода данных буферного 19 блока или с группы входа 26, куда они поступают с блока 6 обмена. Дл первого ПЭ операнд на второй вход данных может поступать также с выхода данных блока управлени . Буферный 19 блок получает данные от блока 14 ах +Ь или от блока 9 через группу входов 21 управлени .

Арифметико-логическое устройство выполн ет над двум операндами действие , задаваемое соответствующими битами на группе входов 21 управлени . Результат действи заноситс во внутренние регистры устройства 20 в выходной 18 регистр, в блок 14 ах + b или в блок 6 обмена. Дл первого ПЭ результат действи арифметико-логического устройства может заноситьс от группы выходов 25 данных в блок управлени . Этот же ПЭ выдает биты условий на группу выходов 24 дл блока 9 управлени .

Арифметико-логическое устройство и блок ах + b не выполн ют действий в случа х обмена ПЭ данными с блоком пам ти изображений или устройст- , вом 8. Обмен прроисходит через группу входов 23 данных. При чтении из пам ти на первом входе элемента И 15 выставл етс единица и1 данные на первой группе входов 23 данных занос тс во входной 17 регистр. На входах Е регистров 17 18.в этом случае нули и их выходы наход тс в третьем состо нии. На втором входе элемента И 16 нулевые значени , т.е. запись данных в регистр 18 не происходит . В регистре 17 8-разр дные данные от группы входов 23 дополн ютс со стороны старших разр дов до 20- разр дных.

0

5

0

5

При записи в пам ть на входе Е регистра 17 и на первом входе элемента И 15 - нулевые значени , т.е. ЕО входной регистр не занос тс данные и на его выходе третье состо ние. На входе Е регистра 18 имеетс единица , а на втором входе элемента И 16 - ноль. Это означает, что запись в регистр 18 не происходит, а данные с (го выхода поступают на группу входов 23 (на пам ть).

Блок ах + b работает следующим (Ьбразом.

На группу входов 37 данных (фиг.З) : 0-разр дные данные поступают с выхода арифметико-логического устройства . При условии наличи единично- о уровн на первом или втором входе группы входов 39 управлени (39 :1ли 392) 8 младших разр дов занос т- |с в регистр операнда X (операнда У блока 28 умножени . При записи операнда X дальнейшие действи в блоке ах +Ь в данном такте работы процессе- ра не производ тс .

При записи операнда У производитс его умножение на ранее записанный операнд X в блоке 28 умножени . Получаемое 16-разр дное произведение дополн етс в старших разр дах нулевыми значени ми. Вход 39 задает - вл етс ли умножение умножением чисел со знаком или без знака.

Получаемое таким образом в блоке умножени 20-разр дное слово посту- 1пает на вход коммутатора 30. На этот же коммутатор поступают 20-битовые данные с входа 37 блока ах + Ь. Вход 39в определ ет какое из этих двух чисел подаетс на вход второго слагаемого арифметико-логического 33 блока. На вход первого слагаемого этого блока поступает число с выхода Y1 регистра 36, записанное в него в одном из предыдущих тактов работы процессора.

Входы 39 g и 3910 задают действие , выполн емое арифметико-логическим 33 блоком. При равенстве входа 393 нулю блок 33 пропускает на выход число с входа В второго слагаемого . В этом случае блок ах + b производит только умножение двух чисел без сложени .

Когда вход 39g равен единице, в зависимости от значени входа производитс сложение 39(0J равен I или вычитание 39,0 равен 0). В

5 0 5

0

5 0 5

0

5

первом случае блок выполн ет действие b + ах, а во втором действие b - ах.

Входы 394, 395, 396, 39Т задают модуль, по которому выполн етс сложение в блоке 33. Если все эти биты равны нулю, то выполн ютс обычное сложение, так как на вход С переноса схемы 33 поступает ноль с выхода элемента 31 и группа 32 элементов И, получающа биты с выхода суммы блока 33, пропускает их без изменений.

Если один из входов 39,,., 39s, 39Й , 39 равен единице, а три другие равны нулю, то производитс сложение по соответствующему модулю 2 -1, 2м -1, 217-1 или 2(9-1. Например, при , 0 производитс сложение по модулю, равному 2 -1. При этом предполагаетс , что на входы арифметико-логического 33 блока поступают слагаемые, не превышающие величины выбранного модул , т.е. в данном случае только первые одиннадцать разр дов их могут быть отличны от нул (это фактически имеет место при обработке изображений в кольце по модулю 2й -1). При сложении таких чисел может получитьс 12-разр дное число, причем 12-й разр д имеет вес, равный единице по модулю 2й -1. Поэтому 12-й разр д необходимо прибавить к первому разр ду полученной суммы. Дл этого используетс элемент И-ИЛИ 31. Вход 39. равный единице пропускает на выход элемента 31 значение 12-го бита и оно поступает на вход переноса с блока 33. Полученна после прибавлени переноса сумма пердаетс - на вход D регистра 36. При этом первый элемент группы элементов 32 И устанавливает в ноль значение 12-го разр да. Сложение по другим модул м производитс аналогично с участием соответственно 14-го, 18-го и 20-го разр дов вместо 12-го разр да.

Полученный результат заноситс в регистр 36 по тактовому импульсу на входе 39)3 при условии, что 38 и 39 единица.

Выдача данных на вход Y регистра 36 с третьим состо нием происходит при наличии высокого уровн сигнала- на входах 39,, или 39,г .

Вход 38 при равенстве его нулю маскирует запись данных в регистры операндов X, Y блока 28 умножени и в регистр 35.

ормула

9 изо

15

бретени

Claims

1. Процессор обработки изображений , содержащий четыре процессорных элемента, пам ть изображений и блок управлени , причем входы внешних данных , адреса и управлени блока управлени вл ютс соответственно входами внешних данных, адреса и управлени устройства, первый управл ющий выход блока управлени соединен с первым входом управлени пам ти изображений , второй управл ющий выход блока управлени соединен с входами управлени всех четырех процессорных элементов, отличающийс тем, что, с целью расширени функциональных возможностей за счет обеспечени параллельного обмена данными между пам тью изображений и процессорными элементами, между самими процессорными элементами, что увеличивает эффективность вычислений дл широкого класса алгоритомов, и обеспечени выполнени в каждом процессорном элементе арифметических операций по модул м , 2ia-1, 217-1, 2-1, введены в блок коммутации, блок обмена и функциональное запоминающее устройство, причем третий управл ющий выход блока управлени соединен с входом задани функции функционального запоминающего устройства , первый управл ющий выход блока управлени соединен с входом управлени функционального запоминающего устройства, четвертый управл ющий выход блока управлени соединен с входом маскировани блока пам ти изображений, п тый управл ющий выход блока управлени соединен с входом управлени блока коммутации, первый, второй, третий и четвертый выходы маскировани блока управлени соединены с входами маскировани соответственно первого, второго, третьего и четвертого процессорных элементов и с соответствующими входами маскировани блока обмена, выход данных блока управлени соединен с первым входом данных первого процессорного элемента и первым выходом данных блока обмена, вход услови блока управлени соединен с выходом услови первого процессорного элемента, вход данных блока управлени соединен с выходом данных первого процессорного элемента и первым входом данных

1532949

10

блока обмена, второй вход данных первого процессорного элемента соединен с первым входом-выходом данных блока коммутации, первые входы данных второго, третьего и четвертого процессорных элементов соединены соответственно с вторым, третьим и четвертым входами-выходами блока

коммутации, а также с соответствующими вторым, третьим и четвертым входами-выходами блока пам ти изображений и с соответствующими вторым, третьим и четверым входами-выходами

5 Функционального запоминающего устройства , п тый вход-выход блока коммутации соединен с первым входом-выходом пам ти изображений и с первым входом-выходом функционального запо0 минающего устройства, выходы данных второго, третьего и четвертого процессорных элементов соединены соответственно с вторым, третьим и четвертым входами данных блока обмена,

5 второй, третий и четвертый выходы данных которого соединены с вторыми входами данных соответственно второго, третьего и четвертого процессорных элементов, шестой управ0 л ющий выход блока управлени соединен с входом управлени блока обмена , п тый выход данных которого вл етс выходом данных устройства.

2. Процессор поп.1,отлича- ю щ и и с тем, что процессорный элемент содержит блок вычислени ах + b , первый и второй элементы И, входной и выходной регистры, буферный блок и арифметико-логическое

0 устройство, причем группа входов управлени процессорного элемента соединена с входами управлени блока вычислени ах +Ь, буферного бло5

ка, арифметико-логического устройства , входами разрешени входного и выходного регистров, первым входом первого элемента И и вторым входом второго элемента И, вход маскировани соединен с входами маскировани блока вычислени ах +Ь, арифметико- логического устройства, вторым входом первого элемента И и первым входом второго элемента И, перва группа входов данных процессорного элемента соединена с входом данных входного регистра и с выходом данных выходного регистра, втора группа вхо-, дов данных процессорного элемента соединена с вторым выходом данных

буферного блока и с вторым входом даНных арифметико-логического уст- родства, выход данных которого соединен с входами данных выходного регистра , группа входов данных блока вычислени ах +Ь и вл етс группой вьЬсодов данных процессорного элемента , выход данных блока вычислени ау, + Ъ соединен с входом данных буферного блока, выход второго элемента И соединен с тактовым входом выходного регистра, выход первого элемента И соединен с тактовым входом входного регистра, выход данных ко- тфрого соединен с первым выходом данных буферного блока и первым входом данных арифметико-логического

УСТрОЙСТВа, ВЫХОД УСЛОВИЯ КОТОРОГО

рл етс выходом услови процессор- нЬго элемента.

3. Процессор по пп. 1 и 2, отличающийс тем, что блок вычислени ах + b процессорного эле- содержит первую группу элементов И, блок умножени , группу элементов НЕ, коммутатор, элемент И-ИЛИ, вторую группу элементов И, арифметик логический блок, элемент ИЛИ, элемен

регистр, причем группа входов данкых блока вычислени ах +Ъ соединена ( входами первого и второго сомножи- гел блока умножени и с первым вхо- фом коммутатора, первый разр д группы входов управлени блока вычислени ах +Ь соединен с первым входом первого элемента первой группы эле- Нентов И, второй разр д - с вторым уходом второго элемента И этой же группы и с третьим входом трехвходо- вого элемента И, третий разр д - с входом задани режима блока умножени , четвертый разр д - с вторым входом элемента И-ИЛИ и с входом первого элемента группы элементов НЕ, П тый разр д - с четвертым входом элемента И-ИЛИ и с входом второго элемента группы элементов НЕ, шестой разр д - с шестым входом элемента И-ИЛИ и с входом третьего элемента группы элементов НЕ, седьмой разр д - с восьмым входом элемента И-ИЛИ и с входом четвертого элемента группы элементов НЕ, восьмой разр д - с входом выбора коммутатора, дев тый и дес тый разр ды- соответственно с первым и вторым входами задани действи арифметико-лог

0

5

0

5

0

5

0

5

0

5

ческого блока, одиннадцатый и двенадцатый разр ды - соответственно с первым и вторым входом элемента ИЛИ, тринадцатый разр д - с первым входом трехвходового элемента И, вход мае- , кировани соединен с первым входом второго и вторым входом первого элементов первой группы элементов И и с вторым входом трехвходового элемента И, выходы первого и второго элементов первой группы элементов И соединены соответственно с первым и вторым тактовыми входами блока умножени , выход данных которого соединен с вторым входом коммутатора, выход которого соединен с вторым входом данных арифметико-логического блока, первый -вход данных которого соединен с первым выходом данных регистра, выход элемента И-ИЛИ соединен с входом переноса арифметико- логической схемы с первого по одиннадцатый , а также тринадцатый, шестнадцатый , семнадцатый и дев тнадцатый разр ды выхода которого соединены с соответствующими разр дами входа данных регистра,, двенадцатый разр д - с первым входом элемента И-ИЛИ и с первым входом первого элемента второй группы элементов И, четырнадцатый разр д - с третьим входом элемента И-ИЛИ и с первым входом второго блока элемента второй группы элементов И, восемнадцатый разр д - с п тым входом элемента И-ИЛИ и с первым входом третьего элемента второй группы элементов И, двадцатый разр д - с седьмым входом элемента И-ИЛИ и с первым входом четвертого элемента второй группы элементов И, выходы первого,, второго, третьего и четвертого элементов НЕ соединены с вторыми входами соответствующих элементов второй группы элементов И, выход первого элемента второй группы элементов И соединен с двенадцатым разр дом входа данных регистра, выход второго элемента - с четырнадцатым разр дом, выход третьего элемента - с восемнадцатым разр дом, выход четвертого элемента - с двадцатым разр дом , выходы элемента ИЛИ и элемента И соединены соответственно с входом разрешени и тактовым входом регистра, второй выход данных которого вл етс группой выходов данных блока вычислени ах+b .

Фиг. Z

J

тшт

го гое-)1

Cv

f«

rfrgo «

t 5 ro m

Л)

S

О sf sf Ј