JPS5847462Y2 - 乗算回路 - Google Patents

Description

【考案の詳細な説明】 本考案は、ゼロ・オペランド情報を検出し、またトレイ
リング・ゼロを検出するのにも役立つ装置及び方法に関
する。

この回路は、多数ビットの多数ワードによって表示され
た長い情報列が同様に長い情報列によって乗算されるよ
うなコンピュータ回路、装置等に応用される。

多くの場合に、それらの列は、複数のトレイリング・ゼ
ロを含み、この回路のオペランドによれば、それは検出
されて、それによって、精度を失なうことなく、ゼロに
よる不要な乗算を回避することにより、乗算操作が有意
味に迅速化され得る。

本考案は、一般に計算装置の回路に関し、特に浮動小数
点数に於ける比較的高速な乗算機能を有するミニコンピ
ユータ回路に関する。

当該技術に於て利用可能な多くの公知の計算システムが
存在する。

これらの計算システムの多くのものは、多数のワードか
らなる多数のビット情報列を利用して数を蓄積し又は表
示する。

多くの場合に、これらの数の二つ以上のものを乗算する
ことが望１れる（か又は必要である）。

多くの場合に、数を表示するこれらの情報列は多数のト
レイリング・ゼロを含んでいる。

このことは整数が浮動小数点数フオマットで表示される
場合に、浮動小数点演算に於て最も一般的である。

既知の形態の段階的な乗算が行なわれろ場合には、夫々
のワードに於けるトレイリング・ゼロの長い連続は、相
当な数０システム動作を要し、その場合には乗算は大変
低速化し、従ってまたシステム動作速度の制限となる。

これ１で５この乗算動作を迅速化するのに、成る種の技
術が用いられて来たが、公知技術の多くはその言慎シス
テムに於ける広範囲な調整と、現存の回路に対する刃幅
な修正とを必要とした。

即ち１乗算の速度は、回路装置のサイズに於ける増大と
既存の回路の複雑さの増大の代償に於て与えられる。

しかし乍ら公知技術の全ては、既存の計算回路に於て用
いるには、扱い難いか、高価であるか、さもなければ望
１しくないか不都合である。

出願人は、現在の所先行技術の調査をしていないが、本
明細書に記述された回路と同様に直ちに且つ容易に本考
案の目的を遠戚する回路が存在することを知らない。

本考案に於ては、多数のワードから成る長い情報列によ
って表示されろ一つの数は、各ワードが人力された数の
一部分であるように該回路に与えられる。

これらワードの各々は、検出器によってそれらの非ゼロ
内容について調査される。

何れかのワードが非ゼロ部分を含んでいることが検出さ
れると、レジスタが可能化される。

これらワードの倒れか一つが非ゼロであるど、該レジス
タは１を著積する。

該レジスタは、該回路に送られた最後の非ゼロ・ワード
に対応するコードをも著積する。

著積された１は非ゼロの数を表す。該コードはシフト・
カウンタ及びマルチプレクサ回路を制御し、そしてそれ
は自動的に回路動作を記録してゼロ内容のみを有するト
レイリング・ワードを実質的に排除すると共に精度を維
持する。

作動の際に、該ワードはより高い準位（桁）から始めて
、より低い準位（桁）のワードの順序で与えられる。

最高位ピント（ｔｈｅｍｏｓｔ ５１ｇｎ１ｆｉｃａｎ
ｔ ｂｉｔｓ；ＭＳＢ）が先づ検出される。

一つのコード（ワード番号）が各ワードに付随するよう
になされる。

非ゼロ・ワードに付随するコードが著積される。

その結果、全てのワードが受は取られた後、該レジスタ
に著積されたコード（ワード番号）は常に最も低い準位
（桁）の非ゼロ・ワードを表わす。

このワード番号はシフト・カウンタ及びマルチプレクサ
に４名られる。

該マルチプレクサば、乗数（ｍｕｌｔｉｐｌｉｅｒ）の
トレイリング・ゼロを飛び越しく５ｋｉｐｓ ｏｖｅｒ
）、従って非ゼロ内容を有する最も低い準位（桁）のワ
ード・チャンク（ｗｏｒｄ ｃｈｕｎｋ）であるワード
・チャンクでもってのみ開始されて乗算を遂行する。

シフト・カウンタもまた該コード（ワード番号）を受は
取ってむり、それは繰返しの乗算ステップの番号（ｔｈ
ｅ ｎｕｍｂｅｒ）を然るべく減少する。

第１図について説明すると、一つの特定のコンピュータ
の応用に於て用いられる浮動小数点の一つを数を表す一
つの情報列の表示が示されている。

この図に於て、この浮動小数点の数は６４ビツト（Ｏ〜
６３）を含み、ピッ［・番号６３は最高位ピント（ＭＳ
Ｂ）であり、ビット番号０は最下位ピッ）（ＬＳＢ）で
ある。

この図に示されたフォーマットでは、ビット６３ば、そ
のワードの正値又は負値を表示する符号ビン） （ｓｉ
ｇｎ ｂｉｔ）である。

次の８ビツトは、該ワードの指数的特徴（ｅｘｐｏｎｅ
ｎｔｉａｌ ｆｅａｔｕｒｅ）の値を規定する指数に指
定される。

それ以下のビット、この場合にはビット０乃至５５ば、
該ワードのフラクション部分に指定される。

該ワードは、Ｗをワード、Ｆをフラクション、Ｅを指数
とすれば、式Ｗ＝ＦＸ２ＦｆＣよって表される。

これらの表示の値は、該ワードの夫々の部分の内容によ
って確定する。

一つのゼロは、全情報列に於てビットがことごとくゼロ
であることによって表される。

そのワードが整数を表すときは、特にワードのフラクシ
ョン部分の後端に於て、そのワードが長い一連のゼロを
含み得ることが当該技術に於ては良く知られている。

同じような長さの二つのワードが互いに他と掛は合わさ
れ、そして乗数のフラクション部分が複数のトレイリン
グ・ゼロを含んでいるとき（例えば１６以上のゼロ）、
乗算ステップの犬くの部分は、夫々のゼロ部分を乗する
のに用いられることになる。

この動作（演算）は計算機の動作を甚だしく遅速化する
結果となる。

更に、その演算は、乗算反復ステップ（ｍｕｌｔｉｐｌ
ｉｃａｔｉｏｎ １ｔｅｒａｔｉｏｎ ５ｔｅｐ）の整
列を維持するｕ外には何等の目的も持たない。

ミニコンピユータに於ては、ミニコンピュータリワード
の長さが、浮動小数点の数を表わす長い情報列よりも通
常は短かい。

従って一つの浮動小数点の数は、数ワードを互いに連接
することによって表される。

この事実が本発明に於ける乗算を迅速化するために利用
されている。

この特定の説明に於ては、この浮動小数点の数は６４ビ
ツト長である。

それば各々が１６ビツト長である４つのワードを連接す
ることによって表される。

第２図に示されているように、それらのワードはＣＩ
、Ｃ２、Ｃ３及びＣ４と呼ばれている。

チャンクＣ１は、能のチャンクの各々がそうであるよう
Ｋ１．６ビントを含む。

しかし乍ら、チャンクＣ１は符号ビットと、該ワードの
指数部とそして恐らくはフラクション部の一部（夫々の
チャンクの長さに依存して）を含んでいる。

チャンクＣ２゜Ｃ３及びＣ４の内容は２関係するワード
のフラクション部の池の部分を表す。

そのワードの指数部のビット数がより少ないかより多い
場合には、当然にチャンクＣ１に於けるフラクション部
は変化し得る。

浮動小数点乗算に於ては、二つの演算数の指数部は加算
され、フラクション部のみが乗算される。

しかし乍も、該装置の動作は、ワード構成のフォーマッ
トが異なり得るけれども同じである。

また、精度が低くて良い場合には、チャンクＣ１及びＣ
２のみの如くより少ないチャンクを利用することが可能
であり、より高い精度が好ましいときは、より多くのチ
ャンクをその処理に於て利用することが可能であること
も理解されよう。

事実、第１及び第２図に示されたワード・フォーマット
の説明は、単なる例示にすぎす、本装置の動作を理解す
る助けとして提供されている。

さて、第３図を参照すると、本考案の回路の模式的ブロ
ック図が示されている。

該回路は一つのＭＱレジスタを有し、そこに乗数、即ち
第二演算数のフラクション部が蓄積される。

該ＭＱレジスタは並列された複数りレジスタを含んでい
る。

即ち、レジスタＭＱ−Ａ、ＭＱ−Ｂ 、ＭＱ−Ｃ及びＭ
Ｑ−Ｄの各々は、ビットと実質的に並列に整列されたレ
ジスタを含んでいる。

例えばビットＢ１とＢ２ば、ワード部分に於ける連続し
たビットであるが（レジスタＭＱ−Ｄ参照）、該レジス
タから同時に１バイトずつ異なったライン上にシフト・
アウトされるよう配列されている。

斯くて、該レジスタは、あらゆる特定のクロシン・パル
ス時刻の間、並列出力信号を生ぜしめる効果を有する。

ＭＱレジスタの夫々のレジスタ部分の出力は、マルチプ
レクス回路（ＭＵＸ）１１に接続されている。

詳述すれば、夫々のレジスタ部分の各々の上方部分（奇
数ビット）ばＭＵＸｌｌの入力０，１゜２及び３に接続
されている。

同時に、各レジスタ部分の下方部分（偶数ビット）はＭ
ＵＸ１’ｌに接続されているが、これらの接続は簡略化
のため図から略かれている。

乗算に於ける乗数は、図示されたようにＭＱレジスタに
蓄積される。

即ち、ビットＢＯ，Ｂｌ・・・Ｂ１５ば、レジスタ部分
ＭＱ−Ｄに蓄積される。

同様に、ビットＢ１６．Ｂ１１・・・Ｂ３１ば、レジス
タ部分ＭＱ−Ｃに蓄積される。

同様に、レジスタ部分ＭＱ−Ｂ及びＭＱ−Ａは、夫々ビ
ット８３２〜Ｂ４７と８４８〜Ｂ５５を著積する。

図示されたような並列レジスタ配列では、奇数ビットは
レジスタ部分の上方部分に蓄積され、偶数ビットはレジ
スタ部分の下方部分に蓄積される。

勿論、並列レジスタ構造を用いることは必要でばないが
、これは、更に早い演算速度を与える好適な具体例では
ある。

非ゼロ・検出器１２ば、複数（１６個）の入力端子を含
み、そしてそれらはデータ源から来る１６ビツト・ワー
ド・チャンクをモニタし、そしてそのデータ源は捷た該
レジスタ１０の各ｇにも入力信号を与える。

従って、ワード・チャンクは、それらがＭＱレジスタに
移送されると同時にモニタされる。

非ゼロ検出器回路１２の出力端子は、ゼロ及びワード番
号レジスタ１３の可能化入力に接続されている。

更に、レジスタ１３ば、全体的な制御回路の池の部分に
よって発生されるクリア信号を受けて、浮動小数点動作
の終りにレジスタ１３の内容をクリアする。

クロック信号も渣た全体的制御回路からレジスタ１３に
与えられて、レジスタ１３の動作を同期させる。

ワード番号入力信号は、レジスタ１３の入力ＩＤ及び２
Ｄに与えられる。

これらのワード番号信号は、ＭＱレジスタ１０のレジス
タ部分を特定するコードを含んでいる。

これらのワード番号は、各レジスタ部分内に括弧書きの
命名法に於て示されたＯ、？、２又は３である。

安定状態論理高入力信号が外部制御回路（図示せず）か
らレジスタ１３の入力端子３Ｄに与えられる。

レジスタ１３からの３Ｑ出力信号は、レジスタ１３が検
出器１２によって可能化されたとき、端子３Ｄに於ける
論理高入力信号に応答して発生される。

端子ＩＱ及び２Ｑに於ける出力信号は、ワード番号ライ
ン上の入力信号を表す。

これらの出力端子は、マルチプレクサ回路１１のＣ及び
Ｄ入力端子と、シフト・カウンタ１４の入力端子Ａ′及
びＢ１１こ接続されている。

要するに、端子２Ｑ及びＩＱに於ける出力信号は、ＭＱ
レジスタ１０のどのレジスタ部分が、マルチプレクサ回
路１１によって演算されるべきかを示す。

同様に、ワード信号ば。シフ１−・カウンタ１４によっ
てモニタされるＭＱにより遂行されるべきシフト・プロ
セスの程度を示す゛。

動作時に、第２演算数を含む適当なワード・ビットが、
第１及び第２図に示された如くＣ１゜Ｃ２、Ｃ３、Ｃ４
の順序で、１６ビツト・ワードチャンクの形でＭＱレジ
スタ１０に供給される。

即チ、該ワード・フォーマントは、レジスタ部分ＭＱ−
Ａ、ＭＱ−Ｂ 、ＭＱ−Ｃ及びＩＶＩＱ−Ｄに供給され
るべく配列されている。

図示された特定の場合では、レジスタ部分ＭＱ−Ａば５
符号及び指数を除いて最高準位ビットを蓄積し、レジス
タ部分ＭＱ−Ｄは最低準位ビットを蓄積し、ＭＱ−１３
及びＭＱ−Ｃは中間の高及び低準位ピントを蓄積する。

第２図を参照して、ワード・チャンクＣ１のフラクショ
ン部は、レジスタ部分ＭＱ−Ａに蓄積される。

ワード・チャンクＣ２，Ｃ３及びＣ４ば、夫々レジスタ
部分ＭＱ−Ｂ 、ＭＱ−Ｃ及びＭＱ−Ｄに蓄積される。

同時的に、これらのワード・チャンクは、経路９１を経
て非ゼロ検出器１２の入力端子にも与えられる。

非ゼロ検出器１２ば、その入力端子に与えられているビ
ット中に非ゼロ・ビットが存在するときにのみ出力信号
を生ずるように動作する。

即ち、一定のワード・チャンクからのビットの１つ地上
のものか２進のｌであるとき、非ゼロ検出器１２は高レ
ベル出力信号を生じ、そしてそれはゼロ及びワード番号
レジスタ１３の可能化端子に供給されて、それを作動可
能な状態にさせる。

さもないときは、該レジスタは作動可能な状態にはなら
ない。

同時的に、該ワード番号信号が、クリア信号によって予
じめクリアされているレジスタ１３の入力端子１Ｄ及び
２Ｄに供給されて、何れのワード・チャンクが検出器１
２に与えられるかを表す。

このワード番号は、特定のＩＶＩＱレジスタに移送され
、非ゼロ検出器１２によってモニタされているワード・
チャンクを表わす。

一つのワード・チャンクが非ゼロであれば、ゼロ及びワ
ード番号レジスタ１３は付勢されて、そのワード番号信
号はクロック信号が与えられるのに応答してレジスタ１
３を通って移送される。

斯くて、端子ＩＤ及び２Ｄに於ける信号は、端子ＩＱ及
び２Ｑに移送される。

更に、端子３Ｄに於ける論理高入力信号が端子３Ｑに移
送されて５非ゼロ状態が検出されたことを示す。

四つのワード・チャンクの全てがＭＱに移送されてし１
つた後、浮動小数点の数の６４ピントの全てが、ある時
点に於て非ゼロ検出器１２によってモニタされてしオう
。

これらのワード・チャンクの内の幾つかが非ゼロである
と、この状態は、ゼロ及びワード番号レジスタ１３によ
って記録される。

更に、ＭＱに移送された最後の非ゼロ・ワード・チャン
クに対応するワード番号も寸たゼロ及びワード番号レジ
スタ１３に記録される。

このワード番号信号は、マルチプレクサ１１に与えられ
る。

これらの信号は、かくてマルチプレクサ１１に、ＭＱレ
ジスタ１０からのどのワード部分が非ゼロ内容を持って
いるかを示す。

実際には、この回路は全てのワードの内容を迅速に検査
するよう動作し、それによって非ゼロ内容を含む最低準
位のワードチャンクが確認される。

即ち、レジスタ部分ＭＱ−Ａからのワード・チャンクＣ
１が先づ観察される。

次にレジスタ部分ＭＱ−Ｂ 。ＭＱ−Ｃ及びＭＱ−Ｄの
内容が順次に検査される。

従って非ゼロ内容を有することが知られている最後のチ
ャンクがマルチプレクス回路１１の動作を制御する。

例えば、ＭＱ−Ｄの内容が全てゼロであることが見出さ
れ、ＭＱ−Ｃの内容が１つの１を含むことが判ったとす
れば、ワード番号２がレジスタ１３の出力端子ＩＱ及び
２Ｑに発生され、マルチプレクス回路１１に与えられる
。

マルチプレックス回路１１ばＭＱ−Ｃのシフト出力に接
続されている入力２を選択し、部分ＭＱ−Ｃ，ＭＱ−Ｂ
及びＭＯ−Ａの内容を（ＭＱ−Ｃからシフト・アウトす
ることにより）それを通ってそこでの処理のため乗数デ
コード回路９３に移送する。

レジスタ部分ＭＱ−Ｄの内容は、それらのビットが全そ
ゼロであることが確認されている限り乗数デコード回路
に移送されない。

しかし乍ら、演算の完全性を維持するため、そのワード
番号信号はシフトカウンタ１４に供給される。

シフト・カウンタ１４ば、一つ（又はそれ以上）のレジ
スタ部分の内容が有効にスキップされたことを確認し乗
数のデコードのためＭＱの内容をいつシフト・アウトす
るかについて知らされねばならない。

斯くて、シフトカウンタ１４ばＭＱからより少ないビッ
トをシフト・アウトさせ、従ってスキップ・オーバされ
たゼロを補償する。

このことは、より少ない乗算反復ステップしか必要でな
いことをも意味する。

斯くて、トレイリング・ワード・チャンクが全てゼロで
あり、これらのゼロについての乗算動作が排除されるこ
とに注目することにより、乗算動作が効果的に迅速化さ
れ得ることが理解されよう。

これらのゼロは実際上は無視されるが、演算はそれらに
関して遂行される。

第４図を参照すると、本考案による一つの回路構成の詳
紐図が示されている。

非ゼロ検出器１２の一つの提案形態が点線の箱内に囲１
れて示されている。

この具体例に於ては検出器１２ばＮＯＲゲート形態の三
ヶのＴＴＬ集積回路を含んでいる。

これらゲートの各々は、多数の（この場合にば５ケ）入
力端子と単一の出力端子とを持っている。

ゲート２０，２１及び２２のこれら入力端子は、各１６
ビツト・チャンクについてワード・チャンク・ビットｉ
乃至１５を受は取るよう接続されている。

インバータ２３はピント００を受は取るよう接続されて
いる。

斯くて、一つのワード・チャンクからの１６ビツト全て
が検出器１２０入力の際、論理回路のこれらの入力端子
に与えられる。

ゲート２０乃至２３の出力は、ＮＡＮＤゲート２４〜２
７の夫々のインバータ入力に接続されている。

適切な論理配列に於て図示されたこの特定の場合には、
４ケのゲートが第一の論理レベルのゲーティング配列か
ら入力信号を受は取るために用いられている。

更にゲート２４（２端子）及びゲート２γ（ｌ端子）の
入力端子は一つの信号を受は取るよう接続されてトリ、
そしてその信号は正レベルにクランプされている。

これらの信号は勿論、論理入力制御を適切に得るように
与えられる。

更にクロック信号ＭＣＬＫがゲート２４の一人力に与え
られる。

このクロック信号は、ゲート２４乃至２γの出力及び動
作の同期に影響を持つ。

即ち、クロックＭＣＬＫが低の間ゲート２４によって生
ぜられる出力信号は高に保持される。

同様に、ゲート２５は可能化源３２から入力信号を受は
取り、そしてその源はゲート２４乃至２γを全ての入力
信号が整った後にのみ動作することを実質的に許す。

斯くてスプリアス信号が排除される。ゲート２γもまた
インバータ・ゲート２８及び２９によって生ぜしめられ
た信号を受は取って釦り、そしてそれらのゲートはＣＰ
Ｕの制御装置からの信号を二重に反転するよう直列に接
続され、そして該ＣＰＵは捷たゲー１２４〜２１のタイ
ミングをも制御する。

ゲート２４〜２１の出力はＡＮＤゲート３０への入力と
し接続される。

ゲート３０の出力端子に於て生ぜしめられた出力信号は
、ゼロ及びワード番号レジスタ１３の可能化端子Ｓ１に
上述の如くに接続される。

この信号は、入力信号Ｏ〜（６の何れか一つが二進のｌ
であるとき、レジスタ１３を可能化する効果を持つ。

ゲート２０〜２２０入力端子に於て二進のｌが存在しな
いときは、レジスタ１３は可能化されない。

レジスタ１３へのワード番号入力は、端子Ｃ及びＤに夫
々与えられる。

端子Ｃは制御ＣＰＵから入力信号ＣＢＤＯＩを受ける。

同様にＣＢＤＯＯは、該ＣＰＵからインバータ回路３１
を介してレジスタ１３のＤ端子に与えられる。

加うろに、インバータ３１からの信号ＣＢＤＯＯ及びＣ
ＢＤｏｌはデマルチプレクサ１４０入力端子Ａ及びＢに
も夫々与えられる。

二重のインバータ２８及び２９を通過した信号ＣＢＤＯ
２もまた、デマルチプレクサ１４の入力端子Ｇに与えら
れる。

デマルチプレクサ１４の出力信号は端子ＹＯ，Ｙ１゜Ｙ
２．Ｙ３１Ｃ於て生ずる。

これらの出力信号は、データ・ピントをＭＱレジスタ１
０の夫々の部分に与えることを制御するのに用いられる
。

デマルチプレクサ１４ば、該ＣＰＵからワード番号信号
ＣＢＤＯＯ，ＣＢＤＯ１、及びＣＢＤ０２を受は取る。

これらの信号は、デコーダ１２及びＭＱレジスタ１０に
与えられつＸあるワードチャンクを同定するべく該ＣＰ
Ｕによって与えられる。

従って、デマルチプレクサ１４によってデコードした後
、出力信号ＹＯ乃至Ｙ３は、ＭＱレジスタ剖分Ａ、Ｂ、
Ｃ及びＤの夫々への情報の投入を選択的に許す。

ＣＰＵからデマルチプレクサ３１への入力信号の利用に
よってＭＱレジスタの投入は制御される。

更に、ワード信号ＣＢＤＯＯ及びＣＢＤＱｌがレジスタ
１３に与えられてワード番号即ち、ＭＱレジスタ内に投
入されっ＼あるワード部分又はチャンクを表示する。

この情報はレジスタ１３に与えられ、そしてそれは上述
の如く出力信号ＱＣ及びＱＤを生ぜしめて後に説明する
ようにシフト・カウンタ１４及びマルチプレクサ１１を
制御する。

更に、上述の如くレジスタ１３０入力端子Ａは一定レベ
ルの入力信号を受ける。

この記述された具体例に於ては、この信号は高レベル信
号である。

それ故、入力ワード・チャンクによって表示された非ゼ
ロ状態をデコーダ１２が検出したとき、レジスタ１３ば
ＡＮＤゲート３０からの出力信号によって可能化される
。

レジスタ１３が可能化されたとき、端子Ａに於ける高レ
ベル信号はそれを通って出力端子ＱＡＫ伝送され、そし
てそれは一つの非ゼロ状態が検出されたことを表示する
。

更に、端子Ｃ及びＤに於けるワード信号状態は、出力端
子ＱＣ及びＱＤに伝送されて、前述の如くシフトカウン
タ１４及びマルチプレクサ１１に情報を与える。

可能化源３２からの可能化信号は、ＣＰＵ又は他のタイ
□ング制御機構などの該回路の残余のものによって供給
されて、該回路の残余のものとの同期を与え、また可能
化信号を与えて、指定された時刻にゲート２４乃至２Ｔ
を可能化又はそれらの動作を許す。

これは該回路の動作のセントリング（ｓｅｔｔ ｌｉｎ
ｇ） を許し、且つゲート２０乃至２２の入力端子に
供給されたデータがセットされ、有効にされることを確
実にする。

勿論、所望に応じて論理ゲート又は入力コンダクタなど
のあらゆる構成を含めて、如何なる可能化構造をも用い
られ得る。

第５図を参照すると、シフト・カウンタ１４の−具体例
のブロック図が示されている。

この具体例に於ては、シフト・カウンタ１４はデマルチ
プレクサ５０及びレジスタ５１及び５２を含んでいる。

ワード番号信号ＭＱＡＬ及びＭＱＡＯは、デマルチプレ
クサ５０の端子３Ａ及び４Ａに夫々供給される。

デマルチプレクサ５０ば、このワード番号信号で動作し
て、シフト・カウンタ・レジスタ５１及び５２に情報を
与える。

デマルチプレクサ５０によってレジスタ５１及び５２に
与えられた信号は、カウンタ５１及び５２のカウント状
態を変更する効果を有し、４８箇のトレーリング・ゼロ
がスキップ・オーバされれば、−４がレジスタ５１及び
５２に与えられる。

３２箇のトレーリング・ゼロのときは−１２が、１６箇
のトレーリング・ゼロのときは−２０が、トレーリング
・ゼロがないときは−２８が夫々レジスタ５１及び５２
に与えられる。

斯くてこのロードとクロック信号が与えられたとき、シ
フト・カウンタ５１及び５２はトータル・カウントを表
わす負の番号を蓄積し、そしてそのトータル・カウント
はトレーリング・ゼロがスキップ・オーバされた後ＭＱ
レジスタによって要求されるシフト（数）を表示する。

乗算の間に、反復シフト・カウンタ５１゜５２ば、乗数
ビットがＭＱレジスタからシフト・アウトするにつれて
インクレメントされる。

シフト・カウンタ５１．５２がゼロになったとき、カウ
ンタ５１は端子ＱＤに出力信号を生じ、そればＮＡＮＤ
ゲート５３に与えられろ。

この信号ば、ＮＡＮＤゲート５３の池の端子に供給され
る制御信号ＭＦＰと共にＮＭＵＬＴ信号を生ずる。

信号ＮＭＵＬＴは乗算サイクルの終りに到達したことを
表示する。

この信号はエンド・オブ・シフト・マルチプレクサ５４
に供給される。

マルチプレクサ５４ばしかる後制御回路に対する出力信
号を生じて、乗算の反復の終了（ｔｈｅ ｅｎｄ ｏｆ
ｔｈｅｍｕｌｔｉｐｌｙ １ｔｅｒａｔｉｏｎ）を
表示する。

シフト・カウンタ５１．５２ば、こ＼に記述した発明概
念には該当しない除算反復ステップをカウントするのに
も用いられる。

加うるに、マルチプレクサ５４ば、本願明細書の記述に
は該当しない他の入力信号を受信することも留意される
べきである。

第６図を参照すると、マルチプレクサ１１が示されてい
る。

入力端子Ａ及びＢば５レジスタ１３（第４図参照）によ
って生ぜしめられるＭＱＡＩ及びＭＱＡＯワード番号信
号を受は取るよう接続されている。

加うるに、マルチプレクサ１１は様様なＭＱレジスタ部
分からの入力信号を受は取る。

上述の如く、ＭＱレジスタ１０は並列に配置されたレジ
スタ部分を含み、夫々のレジスタ部分によって同時刻に
二つのビットが生ぜしめられる。

斯くて、入力信号端子２ＣＯ乃至２Ｃ３は偶数番号のピ
ント信号（例えばＱ、１６，３２及び４８）を受は取る
。

同様に入力端子１ｃＯ乃至ＩＣ３は奇数番号の入力ビン
［・信号（例えばり、１７゜３３及び４９）を受は取る
。

これらのビット信号は、第３図で示唆されたようにＭＱ
レジスタ部分に於て与えられる。

マルチプレクサ１１の入力端子に於て与えられたこれら
の信号は、端子Ａ及びＢに供給されたワード番号信号の
状態に従って、それを通って出力端子ＩＹ及び２Ｙに移
送される。

端子ＩＹ及び２ＹＫ於ける出力信号は、デコード回路６
０に供給され、そし、てそれば信号がそれに与えられた
とき、これらの信号をデコードし、斯くて、どの乗算演
算が実行されるべきかを決定する。

即ち、全てがゼロである部分は、乗算演算には含１れず
５これらのトレーリング・ゼロは効果的にスキップ・オ
ーバされて、乗算演算を実行するのに必要な時間は太い
に減少される。

勿論、ＮＭＵＬＴ及びＭＦＰ信号もまたクロック信号等
と共にデコード回路６０に与えられて、その動作を制御
し、殊にＮＭＵＬＴ信号の場合には乗算の終了を表示す
る。

斯くて、マルチ・ビット・ワードの乗算速度を実質的に
増大する回路手段が与えられていることが理解されよう
。

この回路は、ミニコンピユータに於て、多くのビットか
ら成る浮動小数点がより短かい長さの多数のワードから
成立っていると云う事実を利用している。

従って、これらのより短かいワードは、次々にゼロであ
るか非ゼロであるかについて検出される。

更に、それらのワードが順次に該回路に与えられるとき
は、最高位ビットが先づ与えられて検出される。

該装置はワードのトラックを保持して非ゼロ内容を示す
最下位ワードについて効果的に動作する。

従って、より下位のワードがゼロのみを含んでいること
が知られる。

これらのゼロは乗算工程の間スキップ・オーバされ、そ
してその乗算工程は非ゼロの配列を有する最下位ワード
のみを用いを。

更に、ワード番号又は同定符号は、スキップ・オーバさ
れたゼロを補償すべく乗算工程を完結するのに必要なシ
フトの数を制御するのに用いられる。

本考案は論理回路及び構成部品に関して詳細に図示され
記述されて来た。

当該技術の熟達者によって、特定の論理回路及び構成部
品の修正又は配列変更がなされ得ることを理解されるべ
きである。

更に、乗算ワードがより短かくされる場合、もしくはＭ
Ｑレジスタが好適な具体例に記述されたように並列に配
置されていないときは、特定の構成部品の幾つかのもの
Ｘ利用を排除することができる。

しかし乍ら、こＸに示された詳細は、成る設計的要求に
関して装備する最善の態様を表わしている本発明の一つ
の好適な具体例を確立するために与えられている。

当該技術の熟達者は、ここに図示され記述された本考案
の範囲内で詳細な回路配列の変形を与えることができよ
う。

勿論斯かる変形もまた、本考案に含１れろことか意図さ
れている。

本考案の範囲は前記実用新案登録請求の範囲によっての
み限定される。

【図面の簡単な説明】

第１図は、本考案で用いられる浮動小数点の一つの数を
表わす一つの情報列の模式図である。 第２図は、本考案に用いられるワード・チャンクを示す
べく再配列された第１図に示された情報列の模式的な表
示である。 第３図は、本考案を構成する回路の模式的なブロック図
である。 第４図は、第３図に示された回路の一部分、殊に検出器
とレジスタとの部分のより詳細な図である。 第５図は、第３図に示された回路の一部分、殊にシフト
・カウンタ部分のより詳細な図である。 第６図は、第３図に示された回路の一部分、殊にマルチ
プレクサ部分のより詳細な図である。 符号の説明、Ｃ１、Ｃ２、Ｃ３，Ｃ４：チャンク、１０
：ＭＱレジスタ、ＭＱ−Ａ 、ＭＱ−Ｂ 。 ＭＱ−Ｃ、ＭＱ−Ｄ ：レジスタ、１１：マルチプレク
ス回路（ＭＵＸ）、１２：検出器、１３：ゼロ及びワー
ド番号レジスタ、１４：シフト・カウンタ、２０．２１
，２２：ゲート（ＮＯＲ）、２３；インバータ、２４〜
２７：ＮＡＮＤゲート、２Ｂ、２９：インバータ・ゲー
ト、３０：ＡＮＤゲート、３１：インバータ回路、５０
：デマルチプレクサ、５１，５２：レジスタ、５３ ：
ＮＡＮＤゲート、５４：エンド・オブ・シフトマルチプ
レクサ、６０：デコード回路、９０：データ源、９１：
経路、９３：乗数デコード回路。

Claims (1)

1. 【実用新案登録請求の範囲】 （１） 乗数を記憶する乗数レジスタ１０と、乗算の
   間に実行されるべきシフト数を制御するシフトカウンタ
   １４と、制御レジスタ１３とを有する乗算回路であって
   、 上記乗数レジスタ１０は別個のレジスタ部分（ＭＱ−Ａ
   、ＭＱ−Ｂ 、ＭＱ−Ｃ、ＭＱ−Ｄ）を含み、それらの
   各々は男１■固のワード部分を記憶し、乗数ワードは乗
   数レジスタの各レジスタ部分に最上位部分から始めて順
   次に別個に部分的に与えられ、 上記乗算回路は、非ゼロ検出器１２と、マルチプレクサ
   １１と、乗数デコード回路９３とをも含み、 上記非ゼロ検出器１２は、乗数レジスタに乗数ワードの
   各部分が与えられるとき、それら乗数ワードの各部分を
   受は取り、一つＣ５ワード部分に非ゼロ・ビットが存在
   するとき出力信号を生ずるよう接続されてむり、 上記制御レジスタ１３は、上記非ゼロ検出器からの出力
   信号を受は取り、上記シフト・カウンタ１４と上記マル
   チプレクサ１１とに非ゼロ・ビットを含む最下位ワード
   部分を同定するワード番号信号を供給するよう接続され
   てむり、上記マルチプレクサ１Ｆは、乗数レジスタ１０
   に接続されて、ワード番号信号で同定されたワード部分
   から開始して下降順序で乗数ワードの非ゼロ部分を乗数
   デコード回路９３にシフト・アウトし、 乗数レジスタからシフトされるべきビット数が上記シフ
   ト・カウンタ１４のカウントによって制御されて、乗数
   デコード回路９３がトレイリング・ゼロのみを含む乗数
   の部分について乗算演算を実行しないようにすること、 を特徴とする乗算回路。 伐）乗算レジスタの各部分（ＭＱ−Ａ、ＭＱ−Ｂ。 ＭＱ−Ｃ、ＭＱ−Ｄ）が奇数ビットと偶数ピントを並列
   に保持するよう配列された三部分になってむり、上記マ
   ルチプレクサ１１が上記二つのレジスタ部分から並列的
   に対になったディジットを受は入れろ実用新案登録請求
   の範囲第１項記載の乗算回路。 （３） 上記乗算レジスタ１０の各レジスタ部分（Ｍ
   Ｑ−Ａ、ＭＱ−Ｂ 、ＭＱ−Ｃ、ＭＱ−Ｄ）が別個のマ
   イクロ・チップから成っている実用新案登録請求の範囲
   第１項又は第２項記載の乗算回路。