SU1644225A1

SU1644225A1 - Оперативное запоминающее устройство

Info

Publication number: SU1644225A1
Application number: SU884457328A
Authority: SU
Inventors: Владимир Львович Волковыский; Юрий Михайлович Субботкин
Original assignee: Рязанский Радиотехнический Институт
Priority date: 1988-07-08
Filing date: 1988-07-08
Publication date: 1991-04-23

Description

1

(21)4457328/24

(22) 08.07.88

(46) 23.04.91 .Бюл. №15

(71)Р занский радиотехнический институт

(72)В.Л.Волковыский и Ю.М.Субботкин (53)681.327.6(088.8)

(56) Майоров С.А., Новиков Г.И. Принципы организации цифровых машин. - Л.: Машиностроение , 1974, с. 380-381.

Дроздов Е.А., Комарниц ий В.А., П тиб- ратов А.П. Электронные вычислительные машины единой системы. - М.: Машиностроение , 1981, с.190-193, рис. 5.6. (54)ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

(57) Изобретение относитс к вычислительной технике и может быть использовано в быстродействующих вычислительных системах . Цель изобретени - повышение быстродействи устройства. Оперативное запоминающее устройство содержит первый 1 и второй 2 блоки пам ти, коммутатор 3 входных и коммутатор 4 выходных данных, первый 5 и второй 6 регистры адреса, коммутатор 7 адресов, блок 8 управлени , адресные входы 9 и 10, входы 11 и 12 блока управлени , входы задани режима 13-17, информационые входы 20 и 21 и информационные выходы 22 и 23. 1 э.п.ф-лы, 2 ил., 2 табл.

сл

с

сь

fc

ю го сл

Фиг.1

Изобретение относитс к вычислительной технике и может быть использовано в быстродействующих вычислительных системах .

Цель изобретени -повышение быстро- действи устройства.

На фиг. 1 приведена схема оперативного запоминающего устройства; на фиг. 2 - схема блока управлени .

Устройство содержит первый t и второй 2 блоки пам ти, коммутатор 3 входных данных , коммутатор 4 выходных данных, первый 5 и второй 6 регистры адреса, коммутатор 7 адресов, блок 8 управлени , первые 9 и вторые 10 адресные входы, входы 11 и 12 блока управлени , первый 13 к второй 14 входы признака обращени по адресам, первый 15 и второй 16 входы признака режима работы по адресам, вход 17 очередности обращени , информационные входы 18 и 19 коммутатора адресов, информационные входы 20 и 21 первой и второй групп, информационные выходы 22 и 23 первой и второй групп, выходы 24-29 блока управлени , регистр 30, триггеры .31-33, первую логическую схему 34, элемент МЛН- НЕ 35, вторую логическую схему 36V входы 37-41 первой логической схемы, входы 42 ч 43 элемента ИЛИ-НЕ 35.

В табл. 1 описываетс работа логической схемы 34 (первые семь столбцов соответствуют входным, а остальные - выходным сигналам схемы). Выходные сигналы Чт1, Чт2, Зп1. Зп2 соотвтетствуют БУ- ходам 27, 29, 26, 2В, а сигналы КН(4 - четырехразр дному выходу 25. Выходные сигналы Ti, Та, Q, ai, 32, pi, 02 соответствуют входам 13,14.17,11,12,15.16, Символом X в табл. 1 обозначено безразличное эначе- ние входного сигнала.

Содержательный смысл входов и выходов схемы: Ti, Jz - признаки обращений (требовани на обслуживание) по адресам At, A2 соответственно: Q - указатель очеред- ности обслуживани адресов; ai, аг - млад- шие биты первого и второго адресов; pi, pa

-режимы обращени по первом/ м второму адресам соответственно; Чт1, Чт2, Зп1, Зп2

-сигналы чтени блока пам ти 1, чтени 2, записи в блок 1, записи в блок 2; К1, К2 - код управлени подключением адреса Ai. записанного в регистре 5, к блокам пам ти; КЗ,

К4 - код управлени подключением адреса А2, записанного в регистре 6, к блокам пам ти .

Подключение выполн етс с помощью коммутатора 7 адресов в соответствии с табл. 2.

Схема 36 описываетс логическими выражени ми

Сбр1 -K1VK2, C6p2 K3VK4, где К1, К2, КЗ, К4 соответствуют выходу 25

схемы 34, Сбр1, Сбр2 соответствуют двухразр дному выходу схемы 36 и подключены к входам сброса триггеров 31 и 32 соответственно .

Устройство работает следующим образом .

В исходном состо нии триггеры 31 и 32 сброшены и на выходе схемы 34 единичный сигнал. В первом также выполн ютс следующие действи :

запись адресов Ai, А2 или одного из них с адресных шин в регистры 5 и 6;

запись признаков обращени Tt, Т2 в триггеры 31-32 блока 8;

запись кода очередности Q в триггер 33, npw этом код 0 означает, что з первую очередь обслуживаетс первый адрес, код 1 - что первым обрабатываетс второй адрес;

запись кодов режимов pi, pa в регистр 30, при зтом кодом 0 задаетс режим чтени , кодом 1 - режим записи.

Во втором такте логическа схема 34 блока 8 вырабатывает сигналы, управл ющие работой блоков 1 и 2 пам ти и коммутаторов 3, 4 и 7 в соответствии с табл. 1. По этим сигналам из адресные входы блокоз 1 и 2 подаютс адреса из регистров 5 и 6, причем любой из этих адрзсов может быть подключен . любому блоку пам ти. Возможен также случай использовани только одного из згих адресов. В режиме записи на информационные входы блоков 1 и 2 через коммутатор 3 поступают коды с входных шин данных v, происходит запись в эти блоки ИЛИ Б ОДИН ИЗ НИХ.

В рзжиме чтени выполн етс чтение одного или обоих блоков пам ти л коды с их выходов поступают через кош- утатор 4 на выходные иины данных. Возможно выполнение чтени в одном и одновременно записи в другом блоке пам ти.

Кодова комбинаци с выхода 25 логической схег ш 34 блока 8 поступает на входы схемы 36, на выходе которой формируютс сигнапы сброса триггеров 31 и 32. Если оба триггера сброшены, схема 35 вырабатывает сигнал разреи.«ени записи з регистры 5 и 6 адресов, в регистр и другие триггеры блока управлеги . Если один из триггеров 31 или 32 не сброшен, выполн етс обращение по адресу, оставшемус необработанным, как описано выше, после чего разрешаетс запись чоаых адресов и упрайл ющэй информации .

Дальнейша работа происходит аналогичным образом.

Пример 1, Выполн етс чтение по адресу AI. Младший бит адреса ai оавен нулю (строка 6, таб. 1).

Адрес Ai записываетс в регистр 5. В триггер 31 записываетс 1, в регистр 30 - код 00, в триггер 33 - код 0. На выходе 25 схемы 34 по Ёл етс комбинаци 0100, на выходе 27 - сигнал чтени блока 1. Коммутатор 7 подключает выход регистра 5 к а&- ресному входу блока 1, выполн етс чтение по этому адресу. Выход блока 1 через коммутатор 4 подключаетс к первой выходной шине 22 данных. Схема 35 вырабатывает сигнал сброса триггера 31, после чего элемент 35 вырабатывает сигнал разрешени записи адресов и управл ющей информации .

Пример 2. Выполн етс чтение по адресу Ai и запись по адресу 2, Младшие биты адресов ai 1,32 0 (строка 17). Адреса AI и Аа записываютс в регистры 5 и 5, В триггеры 31 и 32 записываютс , единицы, в регистр 30 - код 01, в триггер 33 - код 0. На выходе 25 схемы 34 по вл етс комбинаци 1001, в соответствии с которой выход регистра 5 подключаетс к адресному входу блока 2, а выход регистра б - к адресному входу блока 1. На выходах 26 -л 29 схемы 34 по вл ютс сигналы зэписи блока 1 и чтени блока 2. К информационному входу блока 1 подключаетс через коммутатоо 3 втора входна тина данных, г к выходу блока 2 - перва выходна шина данных через коммутатор 4. Одновременно происходит чтение блока 2 и запись з блок 1. На схема 36 формируютс сигналы с&роса триггеров 31 и 32, а затем на выходе элемента ИЛИ-НЕ 35 по вл етс сигнал разрешени записи.

Пример 3. По обоим адресам происходит чтение, причем первым обслуживаетс второй адрес. Младшие биты обоих адресов равны единице (строка 32). Адреса записываютс в регистры 5 и 6, в триггеры 31 и 32 записываютс единицы, а регистр 30 - код 1, в триггер 33 - код 0.

На выходе 25 схемы 34 по вл етс комбинаци 0010. К адресному входу блока 2 через коммутатор 7 подключаетс выход регистра 6. На выходе 29 схемы 34 по вл етс сигнал чтени блока 2. Выход этого блока через коммутатор 4 подключаетс к второй выходной шине данных. После чтени схемой 36 вырабатываетс сигнал сброса триггера 32. Поскольку триггер 31 остаетс установленным, далее иг/.еет место комбинаци , соответствующа строке 8. Выполн етс обращение по адресу Ai. На выходе 25 схемы 34 по вл етс комбинаци 1000. К адресному входу блока 2 через коммутатор 7 подключаетс выход регистра 5.

На выходе 29 по вл етс сигнал чтени блока 2, выход которого через коммутатор 4 подключаетс к первой выходной шине дан- :ых. После чтени триггер 31 сбрасываетс и вырабатываетс сигнал разрешени записи следующих адресов.

Аналогичным образом организуетс работа устройства при других вариантах обработки адресов.

Claims

Формула изобретени 1. Оперативное запоминающее устройство , содержащее первый и второй блоки

пам ти, первый и второй регистры адреса, блок управлени , отличающеес тем, что, с целью повышени быстродействи устройства , в него введены коммутатор входных данных, коммутатор выходных данных,

коммутатор адресов, информационные входы первого и второго блоков пам ти соединены соответственно с выходами первой и второй групп коммутатора входных данных, информационные входы первой и второй

групп которого вл ютс соответственно информационными входами первой и второй групп устройства, выходы первого и второго бпоков пам ти соединены соответственное информационными входами первой и второй групп коммутатора выходных данных, выходы первой и второй групп которого вл ютс соответственно информационными выходами первой и второй групп устройства, информационые входы первого и второго регистров адреса вл ютс соответственно адресными входами первой и второй групп устройства, выходы первого и второго регистров адреса соединены соответственно с информационными входами первой и второй групп коммутатора адресов, выходы первой и второй групп которого соединены соответственно с адресными входами первого и второго блоков пам ти, первый и второй входы задани

режима блока управлени соединены с младшими выходами первого и второго регистров адреса,первый и второй входы признака обращени по адресам блока управлени вл ютс соответствующими

входами устройства, первый и второй входы задани режима по адресам блока управлени вл ютс соответствующими входами устройства, вход задани очередности обращени по адресам блока управлени вл етс одноименным входом устройства. первый выход блока управлени соединен с управл ющими входами адресного коммутатора , коммутатора входных и выходных данных, второй выход блока управлени соединен с входом записи первого блока пам ти и первым управл ющим входом коммутатора входных данных, третий выход

блока управлени соединен с входом чтени первого блока пам ти и первым управл ющим входом коммутатора выходных данных , четвертый выход блока управлени соединен с входом записи второго блока пам ти и вторым управл ющим входом коммутатора входных данных, п тый выход блока управлени соединен с входом чтени второго блока пам ти и вторым управл ющим входом коммутатора выходных данных, шестой выход блока управлени соединен с входами синхронизации первого и второго регистров адреса.
2. Устройство по п. 1, от л и ч а ю ще е- с тем, что блок управлени содержит первый , второй, третий триггеры, регистр, элемент ИЛИ-НЕ, первую и вторую логические схемы, информационные входы регистра вл ютс первым и вторым входами зада- ни режима обращени по адресам блока управлени , информационные входы первого , второго триггеров вл ютс первым и вторым входами признака обращени по адресам блока управлени , информационный вход третьего триггера вл етс входом очередности обращени по адресам блока

управлени , входы синхронизации первого, второго, третьего триггеров и регистра соединены с выходом элемента ИЛИ-НЕи вл ютс выходом синхронизации блока управлени , первый и второй входы элемента ИЛИ-НЕ соединены соответственно с выходами первого и второго триггеров, входы установки в исходное состо ние первого и второго триггеров соединены соответственно с первым и вторым выходами второй логической схемы, входы которой соединены с первым выходом группы первой логической схемы и вл ютс выходами задани режима блока управлени , второй, третий, четвертый и п тый выходы первой логической схемы вл ютс соответственно первым выходом записи, первым выходом Чтени , вторым выходом записи и вторым выходом чтени блока управлени , первый и второй входы задани режима блока управлени соединены с первым и вторым входами первой логической схемы, второй, третий, четвертый входы которой соединены соответственно с выходами первого, второго и третьего триггеров, п тые входы группы первой логической схемы соединены с выходами регистра.

Таблица 2

Фиг. 2