CN109962754A - 适配64b/66b编码的pcs发送装置、接收装置 - Google Patents

Abstract

本发明公开了一种适配64B/66B编码的PCS发送装置、PCS接收装置，PCS发送装置包括第一接收模块接收输入的66bit编码数据；扰码模块对66bit编码数据进行扰码处理；第一数据适配模块对扰码处理后的66bit编码数据进行数据适配处理，得到16bit位宽的数据格式的66bit编码适配数据；第一输出模块输出66bit编码适配数据，解决了现有的FPGA芯片内部PCS IP中主要包括8B/10B编解码，PCS编解码适配功能单一的问题，本发明还公开了一种适配64B/66B编码的PCS接收装置，拓展了PCS编解码模块适配范围，实现对64B/66B的支持；增加了PCS应用处理灵活性。

Description

适配64B/66B编码的PCS发送装置、接收装置

技术领域

本发明涉及FPGA芯片的IP设计领域，更具体地说，涉及适配64B/66B编码的PCS发送装置、接收装置。

背景技术

高速串行收发器(High Speed Serial Transceiver)是当前包括现场可编程门阵列(Field Programmable Gate Array,FPGA)在内的高速芯片中的重要功能组成部分，由物理媒介适配层(Physical Medium Attachment，PMA)和物理编码子层(Physical CodingSub-layer，PCS)等IP组成。PCS主要包含8B/10B编解码，Word Alignment：支持灵活的WordAlignment功能；Channel Bonding：实现通道对齐，CTC(Clock Tolerance Compensation)：实现补偿发送时钟和接收时钟的微小频差等常见功能。

64B/66B编码是IEEE 802.3工作组为10G以太网提出的，为了减少编码开销，降低硬件的复杂性，并作为8B/10B编码的另一种选择，以支持新的应用；当前，64B/66B编码主要应用于10G以上光传输，以太网等协议使用；而现有的FPGA芯片内部PCS IP中并未包括适配64B/66B编码数据的功能。

发明内容

本发明要解决的技术问题在于现有的FPGA芯片内部PCS IP中主要包括8B/10B编解码，PCS编解码适配功能单一的问题，针对该技术问题，提供一种适配64B/66B编码的PCS发送装置、PCS接收装置。

为解决上述技术问题，本发明提供一种适配64B/66B编码的PCS发送装置，该PCS发送装置包括第一接收模块，扰码模块，第一数据适配模块、第一输出模块；

所述第一接收模块用于接收输入的66bit编码数据；

所述扰码模块用于对所述66bit编码数据进行扰码处理；

所述第一数据适配模块用于对扰码处理后的66bit编码数据进行数据适配处理，得到16bit位宽的数据格式的66bit编码适配数据；

所述第一输出模块用于输出所述66bit编码适配数据。

可选的，PCS发送装置还包括第一时钟补偿模块，所述第一时钟补偿模块用于对所述66bit编码数据进行时钟相位补偿。

可选的，所述16bit位宽的数据格式的66bit编码适配数据包括：

18bit位宽的第一位编码适配数据和16bit位宽的其他编码适配数据，所述第一位编码适配数据包括2bit位宽的同步头和16bit位宽编码适配数据。

可选的，所述第一输出模块用于当接收的66bit编码数据包括32bit位宽的数据格式时，所述第一输出模块每32个时钟周期暂停1个时钟周期，在33个时钟周期内输出所述66bit编码适配数据；

当接收的66bit编码数据包括16bit位宽的数据格式时，所述第一输出模块每64个时钟周期暂停2个时钟周期，在66个时钟周期内输出所述66bit编码适配数据。

可选的，所述PCS发送装置还包括8B/10B编码模块；

当使用64B/66B编码时，所述PCS发送装置控制8B/10B编码模块旁路；

当使用8B/10B编码时，所述PCS发送装置控制扰码模块、第一数据适配模块旁路。

进一步地，本发明还提供一种适配64B/66B编码的PCS接收装置，PCS接收装置包括第二接收模块，移动调整判断模块，数据适配解析模块，第二输出模块、解扰模块；

所述第二接收模块用于接收输入的66bit编码适配数据；

所述移动调整判断模块用于判断是否对所述66bit编码适配数据进行bit移位调整处理；

所述数据适配解析模块用于进行bit移动调整处理后得到16bit位宽的数据格式的66bit编码适配数据，并对所述66bit编码适配数据进行适配解析处理得到66bit编码数据；

所述解扰模块用于对所述66bit编码数据进行解扰处理；

所述第二输出模块用于输出所述66bit编码数据。

可选的，所述输入的66bit编码适配数据包括2bit的同步头；所述移动调整判断模块用于对所述2bit位宽的同步头进行检测，判断所述同步头是否符合同步头特征；并反馈信息给数据适配解析模块；

当所述同步头不符合同步头特征时，数据适配解析模块进行bit移动调整处理，得到16bit位宽的数据格式的66bit编码适配数据；所述16bit位宽的数据格式的66bit编码适配数据包括18bit位宽的第一位编码适配数据和16bit位宽的其他编码适配数据，所述第一位编码适配数据包括2bit位宽的同步头和16bit位宽编码适配数据。

可选的，所述第二输出模块用于当所述66bit编码数据包括32bit位宽的数据格式时，按照33个时钟周期输出所述66bit编码数据；其中32个时钟周期发送数据，第33个时钟周期发送空数据；

当所述66bit编码数据包括16bit位宽的数据格式时，按照66个时钟周期输出所述66bit编码数据；其中64个时钟周期发送数据，2个时钟周期发送空数据。

可选的，所述PCS接收装置还包括第二时钟补偿模块，用于对所述66bit编码数据进行时钟相位补偿处理。

可选的，所述PCS接收装置包括第二数据适配模块，所述第二数据适配模块包括Word Alignment模块，8B10B解码，Channel Bonding模块，CTC模块；

当使用64B/66B编码时，所述PCS接收装置控制第二数据适配模块旁路；

当使用所述8B/10B编码时，所述PCS接收装置控制数据移动调整判断模块、数据适配解析模块、解扰模块旁路。

有益效果

本发明提供一种适配64B/66B编码的PCS发送装置、PCS接收装置，针对现有的FPGA芯片内部PCS IP中主要包括8B/10B编解码，PCS编解码适配功能单一的问题，本发明的PCS发送装置包括第一接收模块，扰码模块，第一数据适配模块、第一输出模块；第一接收模块用于接收输入的66bit编码数据；扰码模块用于对66bit编码数据进行扰码处理；第一数据适配模块用于对扰码处理后的66bit编码数据进行数据适配处理，得到16bit位宽的数据格式的66bit编码适配数据；第一输出模块用于输出66bit编码适配数据；

进一步地，PCS接收装置包括第二接收模块接收输入的66bit编码适配数据；移动调整判断模块判断是否对66bit编码适配数据进行bit移位调整处理；数据适配解析模块进行bit移动调整处理后得到16bit位宽的数据格式的66bit编码适配数据，并对66bit编码适配数据进行适配解析处理得到66bit编码数据；解扰模块对66bit编码数据进行解扰处理；第二输出模块输出66bit编码数据；PCS发送装置、PCS接收装置拓展了当前PCS编解码模块适配范围，在对PCS原有结构影响较小的情况下，适配PCS64B/66B编解码功能，以较小的代价实现对64B/66B的支持；增加了PCS应用处理灵活性，同时也避免增加系统设计的复杂度。

附图说明

下面将结合附图及实施例对本发明作进一步说明，附图中：

图1为本发明第一实施例提供的PCS发送装置的结构示意图一；

图2为本发明第一实施例提供的64B/66B编码块格式示意图；

图3为本发明第一实施例提供的XGMII与PCS发送装置接口连接的数据示意图；

图4为本发明第一实施例提供的数据适配模块进行数据适配处理的数据示意图一；

图5为本发明第一实施例提供的数据适配模块进行数据适配处理的数据示意图二；

图6为本发明第一实施例提供的PCS发送装置的结构示意图二；

图7为本发明第一实施例提供的PCS发送装置的结构示意图三；

图8为本发明第二实施例提供的PCS接收装置的结构示意图一；

图9为本发明第二实施例提供的数据适配解析模块进行数据适配解析处理的数据示意图一；

图10为本发明第二实施例提供的数据适配解析模块进行数据适配解析处理的数据示意图二；

图11为本发明第一实施例提供的PCS接收装置接口与XGMII连接的数据示意图；

图12为本发明第二实施例提供的PCS接收装置的结构示意图二；

图13为本发明第二实施例提供的PCS接收装置的结构示意图三；

图14为本发明第三实施例提供的PCS发送装置、接收装置的结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，下面通过具体实施方式结合附图对本发明实施例作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

实施例一

为了解决现有的FPGA芯片内部PCS IP中主要包括8B/10B编解码，PCS编解码功能单一的问题，本实施例提供一种基于64B/66B编码的PCS发送装置，如图1所示，该PCS发送装置包括依次连接的第一接收模块101，扰码模块102，第一数据适配模块103，第一输出模块104。

本实施例中的第一接收模块101用于接收输入的66bit编码数据，其中第一接收模块101中包括PCS接口，该PCS接口为最大34bit位宽。可以理解的是，该66bit编码数据是经过64B/66B编码后的数据，64B/66B编码将64bit“数据或控制信息”编码成66bit块来进行传输，这66bit中，前两位表示同步头(2bit Sync Header)，主要用于接收端的数据对齐和接收数据位流的同步，后面64bit为编码数据，结构如图2所示。在本实施例中，由于PCS接口为最大34bit位宽，因为输入的66bit编码数据是经过位宽转换的，如图3所示，连续两个来自媒体独立接口XGMII的32bit数据编码后输出包括同步头和8个字节数据，即为66bit的块结构，经过位宽转换后，在PCS接口处得到一个34bit位宽的数据(包括2bit的同步头和32bit的数据)和一个32bit位宽的数据。在一些实施例中，PCS接口接收输入的66bit编码数据还可以是经过位宽转换后，得到的同步头和4个16bit位宽的数据。

扰码模块102用于对66bit编码进行扰码处理。其中扰码处理主要包括对数据的比特级进行随机处理，例如用一个伪随机序列对数据的进行扰乱处理，在本实施例中不对同步头进行扰码处理。

第一数据适配模块103用于对扰码处理后的66bit编码进行数据适配处理，得到16bit位宽的数据格式的66bit编码适配数据。本实施例中PCS内部处理编码数据低于20bit，因此需要将该66bit编码数据，拼接成固定16bit位宽的数据格式的66bit编码适配数据，该16bit位宽的数据格式的66bit编码适配数据包括：18bit位宽的第一位编码适配数据和16bit位宽的其他编码适配数据，第一位编码适配数据包括2bit位宽的同步头和16bit位宽编码适配数据。具体的，如图4所示，当第一数据适配模块103输入的66bit编码数据包括一个34bit位宽的数据和一个32bit位宽的数据时，则将该66bit编码数据进行位宽转换为四个16bit位宽的数据格式的数据，其中第一个适配数据为18bit位宽，包括同步头和2个字节数据，其它适配数据为16bit位宽。在一些实施例中，如图5所示，当第一数据适配模块103输入包括2bit同步头，和16bit位宽已加扰的编码数据时，第一数据适配模块103进行数据适配处理的18bit位宽的第一位编码适配数据和16bit位宽的其他编码适配数据。

第一输出模块104用于输出66bit编码适配数据。在本实施例中，根据64B/66B编码的属性，按照预设时钟周期输出该66bit编码适配数据。具体的，当接收的66bit编码数据包括32bit位宽的数据格式时，第一输出模块104每32个时钟周期暂停1个时钟周期，在33个时钟周期内输出66bit编码适配数据；其中暂停1个时钟周期指的是利用该1个时钟周期发送空数据，主要是因为计入了同步头的2bit数据，这样将在33个时钟周期将编码的66B数据发完，即带宽适配。同理，当接收的66bit编码数据包括16bit位宽的数据格式时，第一输出模块104每64个时钟周期暂停2个时钟周期，在66个时钟周期内输出66bit编码适配数据；例如如图5所示，第1个同步头到来时，会遗留D1，D0两个bit下一拍时钟发出。当第2个同步头到来时，数据会遗留D3，D2，D1，D0四个bit下一拍时钟发出；这样继续下去，当第16个同步头到来时，刚好遗留两组D15到D0共32个bit供两拍时钟发出；这样就在66个时钟周期内将16个66b数据块发送完成。

在本实施例中，如图6所示，PCS发送装置还包括第一时钟补偿模块105，该第一时钟补偿模块105连接在第一接入模块101与第一数据适配模块103之间；该第一时钟补偿模块105对第一接收模块101接收的66bit编码数据进行时钟相位补偿。可以理解的是，第一接收模块101接收的66bit编码数据的时钟与PCS发送装置内部的时钟可能不同，通过第一时钟补偿模块对66bit编码数据进行时钟相位补偿，使其66bit编码数据的时钟切换到PCS发送装置内部的时钟，便于后续进行数据适配处理。

值得注意的是，如图7所示，本实施例中的PCS发送装置，还包括8B/10B编码模块106，当使用64B/66B编码时，PCS发送装置控制8B/10B编码模块106旁路；当使用8B/10B编码时，PCS发送装置控制扰码模块102、第一数据适配模块103旁路。即本实施例中的第一接收模块101还可以接收未并编码的数据，通过8B/10B编码模块106对该接收数据进行编码，此时PCS装置中的扰码模块102和第一数据适配模块103不工作；同理，当第一数据模块接收的数据为66bit编码数据时，8B/10B编码模块106不工作，通过扰码模块102和第一数据适配模块103进行扰码和数据适配处理。

本实施例提供了一种适配64B/66B编码的PCS发送装置，使用8B/10B编码时，相应的扰码模块和第一数据适配模块进行旁路bypass；当使用64B/66B编码时，8B/10B编码功能进行旁路bypass，具体的，扰码模块对66bit编码数据进行扰码处理，第一数据适配模块对扰码处理后的66bit编码数据进行数据适配，得到18bit位宽的第一位编码适配数据和16bit位宽的其他编码适配数据，第一位编码适配数据包括2bit位宽的同步头和16bit位宽编码适配数据，进而将该适配处理后的66bit编码适配数据输出，拓展了当前PCS编解码模块适配范围，增加了PCS应用处理灵活性，同时也避免增加系统设计的复杂度。

实施例二

本实施例提供一种适配64B/66B编码的PCS接收装置，如图8所示，该适配64B/66B编码的PCS接收装置包括依次连接的第二接收模块801，移动调整判断模块802，数据适配解析模块803，解扰模块804，第二输出模块805。

本实施例中的第二接收模块801用于接收输入的66bit编码适配数据。可以理解的是，其可以从PMA Rx侧接收66bit编码适配数据，该66bit编码适配数据包括2个bit的同步头和64bit编码适配数据。

移动调整判断模块802用于判断是否对66bit编码适配数据进行bit移位调整处理。在实际应用中，由于serdes的并串转换，在PCS接收装置不可避免的会发生bit偏移，接收的66bit编码适配数据中的同步头和编码适配数据不是实际的同步头和数据位置，因此须要对输入的66bit编码适配数据进行bit移位调整，本实施例通过移动调整判断模块802对66bit编码数据进行判断是否进行bit移动调整。值得注意的是，输入的66bit编码适配数据包括2bit的同步头，因此移动调整判断模块802对2bit位宽的同步头进行检测，判断同步头是否符合同步头特征，具体的，移动调整判断模块802根据64B/66B编码规则进行判断校验，判断同步头是否在66bit编码适配数据的最低两位，并反馈信息给数据适配解析模块803。

数据适配解析模块803用于进行bit移动调整处理后得到16bit位宽的数据格式的66bit编码适配数据，并对66bit编码适配数据进行适配解析处理得到66bit编码数据。数据适配解析模块803接收到移动调整判断模块802反馈的信息为同步头不符合同步头特征时，数据适配解析模块803进行bit移动调整处理，如此循环反复，直到数据适配解析模块803输出正确的同步头及数据，即16bit位宽的数据格式的66bit编码适配数据，该16bit位宽的数据格式的66bit编码适配数据包括18bit位宽的第一位编码数据和16bit位宽的其他编码数据，第一位编码数据包括2bit位宽的同步头和16bit位宽编码数据。当数据从PCS发送装置传至PCS接收装置时没有发生bit偏移，则该66bit编码适配数据为16bit位宽的数据格式的66bit编码适配数据，数据适配解析模块803直接对该66bit编码适配数据进行适配解析处理。

数据适配解析模块803还对该16bit位宽的数据格式的66bit编码适配数据进行适配解析处理，具体的，如图9所示，当需要输出的66bit编码数据包括32bit位宽的数据时，则将16bit位宽的数据格式的66bit编码适配数据进行位宽转换为一个34bit位宽的数据和一个32bit位宽的数据。如图10所示，当需要输出的66bit编码数据包括16bit位宽的数据时，则对16bit位宽的数据进行中间变量缓存，输出2bit的同步头和16bit的数据。

解扰模块804用于对66bit编码数据进行解扰处理。可以理解的是，该解扰模块804与PCS发送装置中的扰码模块102对应，由于扰乱是有规律，因此可将加扰的数据恢复为原有数据。

第二输出模块805用于输出66bit编码数据。在本实施例中，根据64B/66B编码的属性，按照预设时钟周期输出该66bit编码数据。具体的，当66bit编码数据包括32bit位宽的数据格式时，按照33个时钟周期输出66bit编码数据；其中32个时钟周期发送数据，第33个时钟周期发送空数据；当66bit编码数据包括16bit位宽的数据格式时，按照66个时钟周期输出66bit编码数据；其中64个时钟周期发送数据，2个时钟周期发送空数据。

可以理解的是，第二输出模块805将66bit编码数据通过PCS接口输出到XGMII，如图11所示，输出的66bit编码数据包括32bit位宽的数据时，进行数据位宽转换，该66bit编码数据经过解码输出，生成与XGMII接口对应的64bit数据。

如图12所示，本实施例中的PCS接收装置还包括第二时钟补偿模块806，该第二时钟补偿模块806连接在解扰模块804与第二输出模块805之间；该第二时钟补偿模块806用于对66bit编码数据进行时钟相位补偿处理，将66bit编码数据从PCS发送装置内部的时钟切换到输出外部的时钟。

如图13所示，本实施例中的PCS接收装置包括第二数据适配模块807，该第二数据适配模块807包括Word Alignment模块，8B10B解码，Channel Bonding模块，CTC模块。当使用64B/66B编码时，PCS接收装置控制第二数据适配模块807旁路；当使用8B/10B编码时，PCS接收装置控制移动调整判断模块802、数据适配解析模块803、解扰模块804旁路。

本提供了一种适配64B/66B编码的PCS接收装置，当使用8B/10B编码时，PCS接收装置控制数据适配解析模块旁路，当使用64B/66B编码时，PCS接收装置控制第二数据适配模块旁路，具体的，移动调整判断模块用于判断是否对66bit编码适配数据进行bit移位调整处理，数据适配解析模块用于进行bit移动调整处理后得到16bit位宽的数据格式的66bit编码适配数据，并对66bit编码适配数据进行适配解析处理得到66bit编码数据，进而对66bit编码数据进行解扰处理，输出该66bit编码数据，拓展了当前PCS编解码模块适配范围，增加了PCS应用处理灵活性，同时也避免增加系统设计的复杂度。

实施例三

本实施例提供一种适配64B/66B编码的PCS发送装置、PCS接收装置，现有PCS IP提出一种实现64B/66B编码数据适配的方法，对PCS原有结构影响较小，拓展PCS编解码功能，以较小的代价实现对64B/66B的支持。如图14所示，该PCS发送装置1401与PMA Tx 1402连接，PCS接收装置1404与PMA Rx 1403连接，该PCS发送装置包括第一输入模块、时钟补偿模块、扰码模块、数据适配模块、8B/10B编码模块；该PCS接收模块包括第二输入模块、第二数据适配模块(包括Word Alignment模块，8B10B解码，Channel Bonding模块，CTC模块)、移动调整判断模块、数据适配解析模块、解扰模块、第二时钟补偿模块、第二输出模块。

在本实施例中，PCS发送装置当使用64B/66B编码时，8B/10B编码功能进行旁路bypass，而使用8B/10B编码时，相应的数据适配模块进行旁路bypass；PCS接收模块当使用64B/66B编码时，第二数据适配模块旁路bypass；当使用8B/10B编码，移动调整判断模块、适配解析模块、解扰模块旁路bypass。

在发送方向，当PCS发送装置中的第一接收模块通过PCS接口接收的数据为66bit编码数据，如图3所示，本实施例以连续两个来自XGMII的32bit数据编码后输出包括2bit的同步头和8个字节数据为例进行说明，进入PCS后，经过第一时钟补偿模块进行时钟相位补偿后，扰码模块对该66bit编码数据进行扰码处理(协议要求同步头Sync header不扰码)，之后进入数据适配模块进行数据适配处理，如图4所示，拼接成固定16bit位宽的数据格式的66bit编码适配数据，16bit位宽的数据格式的66bit编码适配数据包括：18bit位宽的第一位编码适配数据和16bit位宽的其他编码适配数据，第一位编码适配数据包括2bit位宽的同步头和16bit位宽编码适配数据。然后第一输出模块根据64B/66B编码的属性，按照预设时钟周期输出该66bit编码适配数据。对于接收的66bit编码数据包括32bit位宽的数据，每32个时钟周期数据需要暂停一拍，这主要是因为计入了同步头的2bit数据。这样将在33个时钟周期将编码的66B数据发完，即带宽适配；第一输出模块将66bit数据适配模块输出到PMA Tx 1402。

在接收方向，66bit编码适配数据通过PMA Rx 1403进入PCS接收装置1404的第二输入模块，该66bit编码适配数据包括2个bit的同步头和64bit编码适配数据，但是可能并不是实际的同步头和数据位置，因此使用移动判断模块根据64B/66B编码规则对同步头进行判断校验，判断同步头是否在66bit编码适配数据的最低两位，并反馈信息给数据适配解析模块。当同步头不是真的同步头时，数据适配解析模块进行bit滑动调整，循环反馈直到检测到正确的同步头及数据，即16bit位宽的数据格式的66bit编码适配数据，当需要输出的66bit编码数据包括32bit位宽的数据时，则数据适配解析模块将16bit位宽的数据格式的66bit编码适配数据进行位宽转换为一个34bit位宽的数据和一个32bit位宽的数据，如图9所示。之后该66bit编码数据进入解扰模块进行解扰处理(同步头Sync header不进行解扰码)。之后经过第二时钟补偿模块进行时钟相位补偿后，第二输出模块输出该包括32bit位宽的66bit编码数据，利用33个时钟周期发完，而其中32个时钟发送数据，第33个时钟发送空数据，可在该时刻将信号有效信号拉低不使能，这样即适配了带宽。值得注意的是，本实施中的第二输出模块将该66bit编码数据通过PCS接口输出到XGMII，具体的，如图11所示，进行数据位宽转换，该66bit编码数据经过解码输出，生成与XGMII接口对应的两个连续的32bit数据。

本实施例提供一种适配64B/66B编码的PCS发送装置、PCS接收装置，创新的PCS结构中适配64B66B功能的结构，拓展了当前PCS编解码模块适配范围，在对PCS原有结构影响较小的情况下，适配PCS64B/66B编解码功能，以较小的代价实现对64B/66B的支持，形成对8B/10B编解码进行有效补充，增加了PCS应用处理灵活性，同时也避免增加系统设计的复杂度。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (10)

1.一种适配64B/66B编码的PCS发送装置，其特征在于，所述PCS发送装置包括第一接收模块，扰码模块，第一数据适配模块、第一输出模块；

所述第一接收模块用于接收输入的66bit编码数据；

所述扰码模块用于对所述66bit编码数据进行扰码处理；

所述第一数据适配模块用于对扰码处理后的66bit编码数据进行数据适配处理，得到16bit位宽的数据格式的66bit编码适配数据；

所述第一输出模块用于输出所述66bit编码适配数据。

2.如权利要求1所述适配64B/66B编码的PCS发送装置，其特征在于，所述PCS发送装置还包括第一时钟补偿模块，所述第一时钟补偿模块用于对所述66bit编码数据进行时钟相位补偿。

3.如权利要求1所述适配64B/66B编码的PCS发送装置，其特征在于，所述16bit位宽的数据格式的66bit编码适配数据包括：

18bit位宽的第一位编码适配数据和16bit位宽的其他编码适配数据，所述第一位编码适配数据包括2bit位宽的同步头和16bit位宽编码适配数据。

4.如权利要求1所述适配64B/66B编码的PCS发送装置，其特征在于，所述第一输出模块用于当接收的66bit编码数据包括32bit位宽的数据格式时，所述第一输出模块每32个时钟周期暂停1个时钟周期，在33个时钟周期内输出所述66bit编码适配数据；

当接收的66bit编码数据包括16bit位宽的数据格式时，所述第一输出模块每64个时钟周期暂停2个时钟周期，在66个时钟周期内输出所述66bit编码适配数据。

5.如权利要求1-4任一项所述适配64B/66B编码的PCS发送装置，其特征在于，所述PCS发送装置还包括8B/10B编码模块；

当使用64B/66B编码时，所述PCS发送装置控制8B/10B编码模块旁路；

当使用8B/10B编码时，所述PCS发送装置控制扰码模块、第一数据适配模块旁路。

6.一种适配64B/66B编码的PCS接收装置，其特征在于，所述PCS接收装置包括第二接收模块，移动调整判断模块，数据适配解析模块，第二输出模块、解扰模块；

所述第二接收模块用于接收输入的66bit编码适配数据；

所述移动调整判断模块用于判断是否对所述66bit编码适配数据进行bit移位调整处理；

所述数据适配解析模块用于进行bit移动调整处理后得到16bit位宽的数据格式的66bit编码适配数据，并对所述66bit编码适配数据进行适配解析处理得到66bit编码数据；

所述解扰模块用于对所述66bit编码数据进行解扰处理；

所述第二输出模块用于输出所述66bit编码数据。

7.如权利要求6所述适配64B/66B编码的PCS接收装置，其特征在于，所述输入的66bit编码适配数据包括2bit的同步头；所述移动调整判断模块用于对所述2bit位宽的同步头进行检测，判断所述同步头是否符合同步头特征；并反馈信息给数据适配解析模块；

当所述同步头不符合同步头特征时，数据适配解析模块进行bit移动调整处理，得到16bit位宽的数据格式的66bit编码适配数据；所述16bit位宽的数据格式的66bit编码适配数据包括18bit位宽的第一位编码适配数据和16bit位宽的其他编码适配数据，所述第一位编码适配数据包括2bit位宽的同步头和16bit位宽编码适配数据。

8.如权利要求6所述适配64B/66B编码的PCS接收装置，其特征在于，所述第二输出模块用于当所述66bit编码数据包括32bit位宽的数据格式时，按照33个时钟周期输出所述66bit编码数据；其中32个时钟周期发送数据，第33个时钟周期发送空数据；

当所述66bit编码数据包括16bit位宽的数据格式时，按照66个时钟周期输出所述66bit编码数据；其中64个时钟周期发送数据，2个时钟周期发送空数据。

9.如权利要求6所述适配64B/66B编码的PCS接收装置，其特征在于，所述PCS接收装置还包括第二时钟补偿模块，用于对所述66bit编码数据进行时钟相位补偿处理。

10.如权利要求6-9任一项所述适配64B/66B编码的PCS接收装置，其特征在于，所述PCS接收装置包括第二数据适配模块，所述第二数据适配模块包括Word Alignment模块，8B10B解码，Channel Bonding模块，CTC模块；

当使用64B/66B编码时，所述PCS接收装置控制第二数据适配模块旁路；

当使用所述8B/10B编码时，所述PCS接收装置控制数据移动调整判断模块、数据适配解析模块、解扰模块旁路。