JP6188246B2 - メモリシステム - Google Patents
メモリシステム Download PDFInfo
- Publication number
- JP6188246B2 JP6188246B2 JP2015139254A JP2015139254A JP6188246B2 JP 6188246 B2 JP6188246 B2 JP 6188246B2 JP 2015139254 A JP2015139254 A JP 2015139254A JP 2015139254 A JP2015139254 A JP 2015139254A JP 6188246 B2 JP6188246 B2 JP 6188246B2
- Authority
- JP
- Japan
- Prior art keywords
- control circuit
- clock
- memory device
- reception
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000005540 biological transmission Effects 0.000 claims description 50
- 238000012937 correction Methods 0.000 claims description 35
- 238000004891 communication Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Description
また、第1の態様に係るメモリシステムによれば、ホスト装置の主制御回路は、ホスト装置とメモリ装置との間の伝搬遅延量に基づいて所定の補正値を決定し、送信制御回路は、当該補正値に基づいて、メモリ装置からのデータ受信が開始されてからデータ受信が完了するまでの第1のクロックのサイクル数を補正する。このように、不定の伝搬遅延量から決定された補正値に基づいて、通信プロトコルで規定された固定サイクル数を補正することにより、固定サイクル数を過不足なく確保でき、その結果、システムを正常に動作させることが可能となる。
図3は、本実施の形態の変形例に係るメモリシステム1の構成を示す図である。図1に示した構成から受信カウンタ42が省略されている。図4は、メモリシステム1の読み出し動作を示すタイミングチャートである。
2 ホスト装置
3 メモリ装置
21 主制御回路
22 送信制御回路
23 受信制御回路
51 制御回路
52 メモリアレイ
Claims (3)
- ホスト装置と、
前記ホスト装置に接続されるメモリ装置と、
を備え、
前記ホスト装置は、
第1のクロックに同期して前記メモリ装置へのコマンド送信を制御する送信制御回路と、
第2のクロックに同期して前記メモリ装置からのデータ受信を制御する受信制御回路と、
前記送信制御回路及び前記受信制御回路を制御する主制御回路と、
を有し、
前記メモリ装置は、
データが格納されたメモリアレイと、
前記メモリアレイへのアクセスを制御する制御回路と、
を有し、
前記送信制御回路は、第1のクロックを前記制御回路に送信し、
前記制御回路は、前記送信制御回路から受信した第1のクロックを第2のクロックとして前記受信制御回路に送信し、
前記主制御回路は、前記ホスト装置と前記メモリ装置との間の伝搬遅延量に基づいて、所定の補正値を決定し、
前記送信制御回路は、前記主制御回路から入力された前記補正値に基づいて、前記メモリ装置からのデータ受信が開始されてから当該データ受信が完了するまでの第1のクロックのサイクル数を補正する、メモリシステム。 - 前記送信制御回路は、第1のクロックのサイクル数をカウントする第1のカウンタを含み、
前記受信制御回路は、第2のクロックのサイクル数をカウントする第2のカウンタを含み、
前記主制御回路は、前記メモリ装置へのコマンド送信が完了してから、前記メモリ装置からReady信号を受信するまでの前記第1のカウンタのカウント値と、前記メモリ装置から最初のBusy信号を受信してから、前記メモリ装置からReady信号を受信するまでの前記第2のカウンタのカウント値とに基づいて、前記補正値を決定する、請求項1に記載のメモリシステム。 - 前記送信制御回路は、第1のクロックのサイクル数をカウントする第1のカウンタを含み、
前記主制御回路は、前記メモリ装置へのコマンド送信が完了してから、前記メモリ装置から最初のBusy信号を受信するまでの前記第1のカウンタのカウント値に基づいて、前記補正値を決定する、請求項1に記載のメモリシステム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015139254A JP6188246B2 (ja) | 2015-07-10 | 2015-07-10 | メモリシステム |
US15/205,682 US10152437B2 (en) | 2015-07-10 | 2016-07-08 | Memory system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015139254A JP6188246B2 (ja) | 2015-07-10 | 2015-07-10 | メモリシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017021608A JP2017021608A (ja) | 2017-01-26 |
JP6188246B2 true JP6188246B2 (ja) | 2017-08-30 |
Family
ID=57889705
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015139254A Active JP6188246B2 (ja) | 2015-07-10 | 2015-07-10 | メモリシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6188246B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6207551B2 (ja) * | 2015-07-10 | 2017-10-04 | 株式会社メガチップス | メモリシステム |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3929116B2 (ja) * | 1997-07-04 | 2007-06-13 | 富士通株式会社 | メモリサブシステム |
JP4707204B2 (ja) * | 1999-10-08 | 2011-06-22 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
-
2015
- 2015-07-10 JP JP2015139254A patent/JP6188246B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2017021608A (ja) | 2017-01-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8644085B2 (en) | Duty cycle distortion correction | |
KR101045087B1 (ko) | 레이턴시 조절회로, 이를 포함하는 반도체 메모리장치, 및 레이턴시 조절방법 | |
US7421014B2 (en) | Channel bonding of a plurality of multi-gigabit transceivers | |
US10394734B1 (en) | Driver for network timing system | |
JP6188246B2 (ja) | メモリシステム | |
US10152437B2 (en) | Memory system | |
WO2010007790A1 (ja) | データ転送装置および電子カメラ | |
US11544209B2 (en) | Semiconductor storage device, memory system, and method | |
US20100080332A1 (en) | Clock-synchronous communication apparatus and communication system | |
JP2012252530A (ja) | メモリコントローラ及び制御方法 | |
JP5651622B2 (ja) | データ伝送装置、データ伝送方法、及びプログラム | |
CN111010181B (zh) | 一种ddr信号时序校准方法和装置 | |
JP2015154233A (ja) | データ伝送装置、データ伝送システム、キャリブレーション方法及びプログラム | |
JP2012124716A (ja) | データ受信装置、データ送信装置、制御方法 | |
JP6207551B2 (ja) | メモリシステム | |
TW200303676A (en) | System for providing a calibrated clock and methods thereof | |
TW201822004A (zh) | 記憶體控制電路及其方法 | |
JP5804930B2 (ja) | シリアル通信方法、通信装置、およびシリアル通信システム | |
CN106201956B (zh) | 自动更正非晶体振荡器的时钟的装置及其方法 | |
JP2008225956A (ja) | 半導体集積回路装置およびタイミング調整方法 | |
US12038864B2 (en) | Signal processing circuit and reception device | |
US11018677B1 (en) | Transmission enable signal generation circuit and integrated circuit | |
JP2021061469A (ja) | 半導体装置 | |
JP2005094597A (ja) | 遅延制御装置 | |
JP3775115B2 (ja) | 標準時刻設定方法および装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170613 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20170613 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20170620 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170703 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170718 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170727 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170731 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6188246 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |