JP2017021608A - メモリシステム - Google Patents
メモリシステム Download PDFInfo
- Publication number
- JP2017021608A JP2017021608A JP2015139254A JP2015139254A JP2017021608A JP 2017021608 A JP2017021608 A JP 2017021608A JP 2015139254 A JP2015139254 A JP 2015139254A JP 2015139254 A JP2015139254 A JP 2015139254A JP 2017021608 A JP2017021608 A JP 2017021608A
- Authority
- JP
- Japan
- Prior art keywords
- control circuit
- clock
- memory device
- reception
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
【解決手段】メモリ装置3の制御回路51は、ホスト装置2の送信制御回路22から受信したクロックC1をフィードバックすることにより、クロックC2としてホスト装置2の受信制御回路23に送信する。受信制御回路23は、フィードバックされたクロックC2に同期してメモリ装置3からのデータ受信を制御する。
【選択図】図1
Description
図3は、本実施の形態の変形例に係るメモリシステム1の構成を示す図である。図1に示した構成から受信カウンタ42が省略されている。図4は、メモリシステム1の読み出し動作を示すタイミングチャートである。
2 ホスト装置
3 メモリ装置
21 主制御回路
22 送信制御回路
23 受信制御回路
51 制御回路
52 メモリアレイ
Claims (4)
- ホスト装置と、
前記ホスト装置に接続されるメモリ装置と、
を備え、
前記ホスト装置は、
第1のクロックに同期して前記メモリ装置へのコマンド送信を制御する送信制御回路と、
第2のクロックに同期して前記メモリ装置からのデータ受信を制御する受信制御回路と、
を有し、
前記メモリ装置は、
データが格納されたメモリアレイと、
前記メモリアレイへのアクセスを制御する制御回路と、
を有し、
前記送信制御回路は、第1のクロックを前記制御回路に送信し、
前記制御回路は、前記送信制御回路から受信した第1のクロックを第2のクロックとして前記受信制御回路に送信する、メモリシステム。 - 前記ホスト装置は、前記送信制御回路及び前記受信制御回路を制御する主制御回路をさらに有し、
前記主制御回路は、前記ホスト装置と前記メモリ装置との間の伝搬遅延量に基づいて、所定の補正値を決定し、
前記送信制御回路は、前記主制御回路から入力された前記補正値に基づいて、前記メモリ装置からのデータ受信が開始されてから当該データ受信が完了するまでの第1のクロックのサイクル数を補正する、請求項1に記載のメモリシステム。 - 前記送信制御回路は、第1のクロックのサイクル数をカウントする第1のカウンタを含み、
前記受信制御回路は、第2のクロックのサイクル数をカウントする第2のカウンタを含み、
前記主制御回路は、前記メモリ装置へのコマンド送信が完了してから、前記メモリ装置からReady信号を受信するまでの前記第1のカウンタのカウント値と、前記メモリ装置から最初のBusy信号を受信してから、前記メモリ装置からReady信号を受信するまでの前記第2のカウンタのカウント値とに基づいて、前記補正値を決定する、請求項2に記載のメモリシステム。 - 前記送信制御回路は、第1のクロックのサイクル数をカウントする第1のカウンタを含み、
前記主制御回路は、前記メモリ装置へのコマンド送信が完了してから、前記メモリ装置から最初のBusy信号を受信するまでの前記第1のカウンタのカウント値に基づいて、前記補正値を決定する、請求項2に記載のメモリシステム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015139254A JP6188246B2 (ja) | 2015-07-10 | 2015-07-10 | メモリシステム |
US15/205,682 US10152437B2 (en) | 2015-07-10 | 2016-07-08 | Memory system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015139254A JP6188246B2 (ja) | 2015-07-10 | 2015-07-10 | メモリシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017021608A true JP2017021608A (ja) | 2017-01-26 |
JP6188246B2 JP6188246B2 (ja) | 2017-08-30 |
Family
ID=57889705
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015139254A Active JP6188246B2 (ja) | 2015-07-10 | 2015-07-10 | メモリシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6188246B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017022585A (ja) * | 2015-07-10 | 2017-01-26 | 株式会社メガチップス | メモリシステム |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1125029A (ja) * | 1997-07-04 | 1999-01-29 | Fujitsu Ltd | メモリサブシステム |
JP2001110183A (ja) * | 1999-10-08 | 2001-04-20 | Fujitsu Ltd | 半導体記憶装置 |
-
2015
- 2015-07-10 JP JP2015139254A patent/JP6188246B2/ja active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1125029A (ja) * | 1997-07-04 | 1999-01-29 | Fujitsu Ltd | メモリサブシステム |
JP2001110183A (ja) * | 1999-10-08 | 2001-04-20 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017022585A (ja) * | 2015-07-10 | 2017-01-26 | 株式会社メガチップス | メモリシステム |
Also Published As
Publication number | Publication date |
---|---|
JP6188246B2 (ja) | 2017-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8644085B2 (en) | Duty cycle distortion correction | |
KR101045087B1 (ko) | 레이턴시 조절회로, 이를 포함하는 반도체 메모리장치, 및 레이턴시 조절방법 | |
US10762013B2 (en) | Driver for network timing systems | |
US7421014B2 (en) | Channel bonding of a plurality of multi-gigabit transceivers | |
US10152437B2 (en) | Memory system | |
JP6188246B2 (ja) | メモリシステム | |
CN115114196B (zh) | 半导体存储装置、存储系统及控制方法 | |
JP2005020471A (ja) | 調歩同期式通信回路 | |
CN106201956B (zh) | 自动更正非晶体振荡器的时钟的装置及其方法 | |
CN111010181B (zh) | 一种ddr信号时序校准方法和装置 | |
JP5376990B2 (ja) | 中継装置および中継装置の中継方法 | |
TW200303676A (en) | System for providing a calibrated clock and methods thereof | |
JP6207551B2 (ja) | メモリシステム | |
JP2012124716A (ja) | データ受信装置、データ送信装置、制御方法 | |
JP2015154233A (ja) | データ伝送装置、データ伝送システム、キャリブレーション方法及びプログラム | |
US20230087104A1 (en) | Signal processing circuit and reception device | |
US8867698B2 (en) | Counting circuit, delay value quantization circuit, and latency control circuit | |
US11018677B1 (en) | Transmission enable signal generation circuit and integrated circuit | |
JP2013131836A (ja) | シリアル通信方法、通信装置、およびシリアル通信システム | |
JP2021061469A (ja) | 半導体装置 | |
JP2023122681A (ja) | 基準パルス補正装置及び基準パルス補正方法 | |
JP2012203474A (ja) | メモリカード | |
JP3775115B2 (ja) | 標準時刻設定方法および装置 | |
JP2005094597A (ja) | 遅延制御装置 | |
WO2023129398A1 (en) | Variable tick for dram interface calibration |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170613 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20170613 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20170620 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170703 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170718 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170727 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170731 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6188246 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |