JPH1125029A - メモリサブシステム - Google Patents
メモリサブシステムInfo
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- JPH1125029A JPH1125029A JP9179969A JP17996997A JPH1125029A JP H1125029 A JPH1125029 A JP H1125029A JP 9179969 A JP9179969 A JP 9179969A JP 17996997 A JP17996997 A JP 17996997A JP H1125029 A JPH1125029 A JP H1125029A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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- Information Transfer Systems (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 高速のデータ送信が可能なメモリシステムを
簡単な構成で実現する。 【解決手段】 クロック源１０と、クロックに同期して
動作する少なくとも１つのメモリ１３と、メモリとのデ
ータの入出力を制御するコントローラ１２と、データ信
号線16a と、クロック信号線18と、データストローブ信
号線17b とを備え、コントローラ12は書込データを伝送
する時にはクロックの変化エッジで書込データを変化さ
せ、メモリ13は読出データを伝送する時には、データス
トローブ信号の変化エッジで読出データを変化させるメ
モリサブシステムにおいて、クロック信号線18はクロッ
ク遅延回路71を備え、データストローブ信号線17b は、
データストローブ遅延回路72を備え、メモリはクロック
の変化エッジで書込データを取込むデータ入力回路32を
備え、コントローラは、データストローブ信号の変化エ
ッジで読出データを取込むデータ入力回路33を備える。
簡単な構成で実現する。 【解決手段】 クロック源１０と、クロックに同期して
動作する少なくとも１つのメモリ１３と、メモリとのデ
ータの入出力を制御するコントローラ１２と、データ信
号線16a と、クロック信号線18と、データストローブ信
号線17b とを備え、コントローラ12は書込データを伝送
する時にはクロックの変化エッジで書込データを変化さ
せ、メモリ13は読出データを伝送する時には、データス
トローブ信号の変化エッジで読出データを変化させるメ
モリサブシステムにおいて、クロック信号線18はクロッ
ク遅延回路71を備え、データストローブ信号線17b は、
データストローブ遅延回路72を備え、メモリはクロック
の変化エッジで書込データを取込むデータ入力回路32を
備え、コントローラは、データストローブ信号の変化エ
ッジで読出データを取込むデータ入力回路33を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックに同期し
て動作するメモリ又はそのようなメモリを複数個搭載し
て大容量のメモリとして機能するメモリモジュールを使
用して構成するメモリサブシステムに関し、特に簡単な
機構で高速のデータ転送が可能なメモリサブシステムに
関する。
て動作するメモリ又はそのようなメモリを複数個搭載し
て大容量のメモリとして機能するメモリモジュールを使
用して構成するメモリサブシステムに関し、特に簡単な
機構で高速のデータ転送が可能なメモリサブシステムに
関する。
【０００２】
【従来の技術】半導体装置を使用したコンピュータ等の
大規模な半導体装置システムでは、システムの各部分が
クロックに同期して動作するように構成されており、デ
ータ信号やアドレス信号等の信号の入出力はクロック信
号に同期して行われる。図１は、ＳＤＲＡＭなどのクロ
ックに同期して動作するメモリを使用して構成したメモ
リサブシステムの従来の構成例を示す図である。図示の
ように、コントローラ１２からは、コマンド信号が印加
される制御信号バス１４、アドレス信号が印加されるア
ドレス信号バス１５、及びデータ信号が印加されるデー
タ信号バス１６が延びており、これらの配線に沿ってメ
モリ１３−１、１３−２、…、１３−ｍが配置され、各
メモリはこれらの配線に接続される。クロック発生回路
１０はシステムを構成する各要素に供給するクロックを
発生させる回路で、クロック発生回路１０で発生された
クロックはクロック分配回路１１を介して、コントロー
ラ１２、及びメモリ１３−１、１３−２、…、１３−ｍ
に供給される。近年、複数のメモリ素子を搭載し、大容
量で高速のアクセスが可能なメモリとして機能するＤＩ
ＭＭ（Dual Inline Memory Module)が使用されている
が、これをメモリ１３−１、１３−２、…、１３−ｍの
代わりに使用することも可能である。
大規模な半導体装置システムでは、システムの各部分が
クロックに同期して動作するように構成されており、デ
ータ信号やアドレス信号等の信号の入出力はクロック信
号に同期して行われる。図１は、ＳＤＲＡＭなどのクロ
ックに同期して動作するメモリを使用して構成したメモ
リサブシステムの従来の構成例を示す図である。図示の
ように、コントローラ１２からは、コマンド信号が印加
される制御信号バス１４、アドレス信号が印加されるア
ドレス信号バス１５、及びデータ信号が印加されるデー
タ信号バス１６が延びており、これらの配線に沿ってメ
モリ１３−１、１３−２、…、１３−ｍが配置され、各
メモリはこれらの配線に接続される。クロック発生回路
１０はシステムを構成する各要素に供給するクロックを
発生させる回路で、クロック発生回路１０で発生された
クロックはクロック分配回路１１を介して、コントロー
ラ１２、及びメモリ１３−１、１３−２、…、１３−ｍ
に供給される。近年、複数のメモリ素子を搭載し、大容
量で高速のアクセスが可能なメモリとして機能するＤＩ
ＭＭ（Dual Inline Memory Module)が使用されている
が、これをメモリ１３−１、１３−２、…、１３−ｍの
代わりに使用することも可能である。
【０００３】図１のクロック分配システム１１は、分配
されたクロックがすべて同一の位相になるように、クロ
ック発生回路１０からコントローラ１２、及びメモリ１
３−１、１３−２、…、１３−ｍに至る配線長及び負荷
が等しい等長配線回路である。図２は、説明を容易にす
るため、図１のシステムにおいてメモリが１個とした場
合の構成、及びコントローラ１２とメモリ１３の内部の
構成を示す図であり、ここでは２つの構成例が示されて
いる。なお、以下の説明では、データ信号の最小変化周
期はクロックの半周期であり、クロックの立ち上がりエ
ッジと立ち下がりエッジの両方のエッジに同期してデー
タが変化するダブルデータレート（ＤＤＲ）方式のＳＤ
ＲＡＭを使用する場合の例を説明することとする。従っ
て、データ信号の入力回路は、データ信号の変化から最
小変化周期の１／２、すなわちクロックの１／４周期
（９０°）ずれたタイミングでデータ信号を取り込むの
が最適なタイミングであるとする。また、データ信号以
外のコマンド信号やアドレス信号の最小変化周期はデー
タ信号の最小変化周期より長いため、これらの信号の取
込みのタイミングはあまり問題にならない。そこで、こ
れらの信号の伝送については従来と同じ構成が使用され
るので、ここでは説明を省略するものとする。更に、説
明を容易にするため、データ信号バスを、コントローラ
１２からメモリ１３に書き込む書込データを伝送する書
込データバス１６ａと、メモリ１３からコントローラ１
２に送る読出データを伝送する読出データバス１６ｂと
に分けて示すが、書込データと読出データを同一のデー
タバスで伝送することも可能である。
されたクロックがすべて同一の位相になるように、クロ
ック発生回路１０からコントローラ１２、及びメモリ１
３−１、１３−２、…、１３−ｍに至る配線長及び負荷
が等しい等長配線回路である。図２は、説明を容易にす
るため、図１のシステムにおいてメモリが１個とした場
合の構成、及びコントローラ１２とメモリ１３の内部の
構成を示す図であり、ここでは２つの構成例が示されて
いる。なお、以下の説明では、データ信号の最小変化周
期はクロックの半周期であり、クロックの立ち上がりエ
ッジと立ち下がりエッジの両方のエッジに同期してデー
タが変化するダブルデータレート（ＤＤＲ）方式のＳＤ
ＲＡＭを使用する場合の例を説明することとする。従っ
て、データ信号の入力回路は、データ信号の変化から最
小変化周期の１／２、すなわちクロックの１／４周期
（９０°）ずれたタイミングでデータ信号を取り込むの
が最適なタイミングであるとする。また、データ信号以
外のコマンド信号やアドレス信号の最小変化周期はデー
タ信号の最小変化周期より長いため、これらの信号の取
込みのタイミングはあまり問題にならない。そこで、こ
れらの信号の伝送については従来と同じ構成が使用され
るので、ここでは説明を省略するものとする。更に、説
明を容易にするため、データ信号バスを、コントローラ
１２からメモリ１３に書き込む書込データを伝送する書
込データバス１６ａと、メモリ１３からコントローラ１
２に送る読出データを伝送する読出データバス１６ｂと
に分けて示すが、書込データと読出データを同一のデー
タバスで伝送することも可能である。
【０００４】図２の（１）の構成例では、メモリ１３に
データを書き込む場合には、コントローラ１２は、シフ
トクロック発生回路２１でクロック発生回路１０の供給
するクロックＣＬＫから１／４周期ずれたシフトクロッ
クを発生させ、メモリ１３に書き込む書込データＤｉｎ
をデータ出力回路２２からシフトクロックに同期して書
込データバス１６ａに出力する。メモリ１３は、データ
入力回路３２でこの書込データＤｉｎをクロックＣＬＫ
に同期して取り込む。メモリ１３からデータを読み出す
場合には、メモリ１３は、シフトクロック発生回路３１
でクロック発生回路１０の供給するクロックＣＬＫから
１／４周期ずれたシフトクロックを発生させ、内部回路
３４で発生された読出データＤｏｕｔを、データ出力回
路３３からシフトクロックに同期して読出データバス１
６ｂに出力する。コントローラ１２は、データ入力回路
２３でこの読出データＤｏｕｔをクロックに同期して取
り込む。
データを書き込む場合には、コントローラ１２は、シフ
トクロック発生回路２１でクロック発生回路１０の供給
するクロックＣＬＫから１／４周期ずれたシフトクロッ
クを発生させ、メモリ１３に書き込む書込データＤｉｎ
をデータ出力回路２２からシフトクロックに同期して書
込データバス１６ａに出力する。メモリ１３は、データ
入力回路３２でこの書込データＤｉｎをクロックＣＬＫ
に同期して取り込む。メモリ１３からデータを読み出す
場合には、メモリ１３は、シフトクロック発生回路３１
でクロック発生回路１０の供給するクロックＣＬＫから
１／４周期ずれたシフトクロックを発生させ、内部回路
３４で発生された読出データＤｏｕｔを、データ出力回
路３３からシフトクロックに同期して読出データバス１
６ｂに出力する。コントローラ１２は、データ入力回路
２３でこの読出データＤｏｕｔをクロックに同期して取
り込む。
【０００５】図３は、図２の（１）に示した構成例にお
けるデータの入出力動作を示すタイムチャートである。
（ａ）を付したＤｉｎとＤｏｕｔはコントローラ１２側
のデータであることを、（ｂ）を付したＤｉｎとＤｏｕ
ｔはメモリ１３側のデータであることを示す。これは以
下の図でも同じである。図示のように、コントローラ１
２から出力された書込データＤｉｎ（ａ）は、クロック
ＣＬＫの変化エッジから１／４周期ずれた時点で変化し
ている。すなわち、クロックＣＬＫの変化エッジが、書
込データＤｉｎ（ａ）の最適な取込みタイミングに位置
している。書込データＤｉｎ（ａ）は、メモリ１３まで
の距離に対応する伝搬時間を経過してメモリ１３に到達
し、書込データＤｉｎ（ｂ）となる。メモリ１３に供給
されるクロックＣＬＫは、コントローラ１２に供給され
るクロックＣＬＫと同一位相であるから、データ入力回
路３２は最適なタイミングから上記の伝搬時間分ずれた
タイミングで書込データＤｉｎを取り込むことになる。
けるデータの入出力動作を示すタイムチャートである。
（ａ）を付したＤｉｎとＤｏｕｔはコントローラ１２側
のデータであることを、（ｂ）を付したＤｉｎとＤｏｕ
ｔはメモリ１３側のデータであることを示す。これは以
下の図でも同じである。図示のように、コントローラ１
２から出力された書込データＤｉｎ（ａ）は、クロック
ＣＬＫの変化エッジから１／４周期ずれた時点で変化し
ている。すなわち、クロックＣＬＫの変化エッジが、書
込データＤｉｎ（ａ）の最適な取込みタイミングに位置
している。書込データＤｉｎ（ａ）は、メモリ１３まで
の距離に対応する伝搬時間を経過してメモリ１３に到達
し、書込データＤｉｎ（ｂ）となる。メモリ１３に供給
されるクロックＣＬＫは、コントローラ１２に供給され
るクロックＣＬＫと同一位相であるから、データ入力回
路３２は最適なタイミングから上記の伝搬時間分ずれた
タイミングで書込データＤｉｎを取り込むことになる。
【０００６】逆に、メモリ１３からデータを読み出す時
には、コントローラ１２からメモリ１３にクロックＣＬ
Ｋの立ち上がりエッジに同期してアドレス信号などの信
号が伝送され、それに応じてメモリ１３で必要な処理を
行って、アクセス時間ｔＡＣ後から読出データＤｏｕｔ
（ｂ）がデータ出力回路３３から読出データバス１６ｂ
に出力される。読出データＤｏｕｔ（ｂ）は上記の伝搬
時間分遅れてコントローラ１２に到達し、Ｄｏｕｔ
（ａ）になる。コントローラ１２は、クロックＣＬＫの
次の立ち上がりエッジに同期してデータ入力回路２３で
読出データＤｏｕｔを取り込む。
には、コントローラ１２からメモリ１３にクロックＣＬ
Ｋの立ち上がりエッジに同期してアドレス信号などの信
号が伝送され、それに応じてメモリ１３で必要な処理を
行って、アクセス時間ｔＡＣ後から読出データＤｏｕｔ
（ｂ）がデータ出力回路３３から読出データバス１６ｂ
に出力される。読出データＤｏｕｔ（ｂ）は上記の伝搬
時間分遅れてコントローラ１２に到達し、Ｄｏｕｔ
（ａ）になる。コントローラ１２は、クロックＣＬＫの
次の立ち上がりエッジに同期してデータ入力回路２３で
読出データＤｏｕｔを取り込む。
【０００７】図２の（１）に示した構成では、メモリ１
３側はクロックＣＬＫを使用して書込データを取込み、
コントローラ１２側は次のクロックの立ち上がりエッジ
を使用して読出データを取り込めばよく、構成が非常に
簡単であるが、クロック周波数が十分に小さい場合に
は、伝搬時間は無視でき、十分な余裕をもって伝送され
たデータを取り込むことができ、何ら問題は生じなかっ
た。
３側はクロックＣＬＫを使用して書込データを取込み、
コントローラ１２側は次のクロックの立ち上がりエッジ
を使用して読出データを取り込めばよく、構成が非常に
簡単であるが、クロック周波数が十分に小さい場合に
は、伝搬時間は無視でき、十分な余裕をもって伝送され
たデータを取り込むことができ、何ら問題は生じなかっ
た。
【０００８】図２の（１）のシステムでは、データ信号
を出力する送信側がデータ信号の出力タイミングをずら
すことにより、受信側ではクロックのエッジに同期して
データ信号を取り込めるようにしたが、各種の変形が可
能である。例えば、図２の（２）は、送信はクロックの
エッジに同期して行い、受信はクロックのエッジからず
れたタイミングで行うようにした構成例である。図２の
（２）の構成においてデータを書き込む時には、コント
ローラ１２はクロックＣＬＫに同期してデータ出力回路
２２から書込データを出力し、メモリはこの書込データ
をデータ入力回路３２で、シフトクロック発生回路３１
で発生されたずれたクロックに同期して取込む。データ
を読み出す時には、メモリ１３はクロックＣＬＫに同期
してデータ出力回路３３から読出データを出力し、コン
トローラ１２は、シフトクロック発生回路３１で発生さ
れたずれたクロックに同期して、この読出データをデー
タ入力回路２３で取り込む。更に、コントローラ１２が
書込データの出力と読出データの取込みをずれたシフト
クロックに同期して行うようにすれば、メモリ１３は書
込データの取込みと読出データの出力を共にクロックＣ
ＬＫに同期して行うことができ、シフトクロック発生回
路はコントローラ１２にのみ設ければよい。いずれにし
ろ、コントローラ１２とメモリ１３の一方又は両方にそ
れぞれシフトクロック発生回路が必要である。
を出力する送信側がデータ信号の出力タイミングをずら
すことにより、受信側ではクロックのエッジに同期して
データ信号を取り込めるようにしたが、各種の変形が可
能である。例えば、図２の（２）は、送信はクロックの
エッジに同期して行い、受信はクロックのエッジからず
れたタイミングで行うようにした構成例である。図２の
（２）の構成においてデータを書き込む時には、コント
ローラ１２はクロックＣＬＫに同期してデータ出力回路
２２から書込データを出力し、メモリはこの書込データ
をデータ入力回路３２で、シフトクロック発生回路３１
で発生されたずれたクロックに同期して取込む。データ
を読み出す時には、メモリ１３はクロックＣＬＫに同期
してデータ出力回路３３から読出データを出力し、コン
トローラ１２は、シフトクロック発生回路３１で発生さ
れたずれたクロックに同期して、この読出データをデー
タ入力回路２３で取り込む。更に、コントローラ１２が
書込データの出力と読出データの取込みをずれたシフト
クロックに同期して行うようにすれば、メモリ１３は書
込データの取込みと読出データの出力を共にクロックＣ
ＬＫに同期して行うことができ、シフトクロック発生回
路はコントローラ１２にのみ設ければよい。いずれにし
ろ、コントローラ１２とメモリ１３の一方又は両方にそ
れぞれシフトクロック発生回路が必要である。
【０００９】上記のように、クロック周波数が小さい場
合には、信号のばらつきによるシフトクロック発生回路
２１の精度の低下もほとんど問題にならず、単純な回路
構成でも問題は生じなかった。しかし、クロック周波数
が大きくなると、伝搬時間のクロック周期に対する割合
が大きくなり、信号の伝搬時間による取込みタイミング
のずれが問題になってくる。また、シフトクロック発生
回路におけるプロセスばらつきや温度の変動によるシフ
トクロックのずれが問題になってくる。
合には、信号のばらつきによるシフトクロック発生回路
２１の精度の低下もほとんど問題にならず、単純な回路
構成でも問題は生じなかった。しかし、クロック周波数
が大きくなると、伝搬時間のクロック周期に対する割合
が大きくなり、信号の伝搬時間による取込みタイミング
のずれが問題になってくる。また、シフトクロック発生
回路におけるプロセスばらつきや温度の変動によるシフ
トクロックのずれが問題になってくる。
【００１０】このような問題を解決する高速動作のため
のシステム構成がいくつか提案されており、図４はその
ようなシステムの構成例を示す図である。図４のシステ
ムは、基本クロックＣＬＫとは別にデータストローブ信
号ＤＱＳを用いて、データの送信を行う方式を使用して
おり、書込データＤｉｎと読出データＤｏｕｔの送信の
両方でデータストローブ信号ＤＱＳを使用する双方向方
式（バイディレクショナル方式）と呼ばれる方式を使用
する。コントローラ１２は、クロックＣＬＫから１／４
周期ずれた２つのシフトクロックを発生するシフトクロ
ック発生回路２１と、書込データＤｉｎを一方のシフト
クロックＣＬＫに同期して出力するデータ出力回路２２
と、他方のシフトクロックを出力するストローブ信号出
力回路２４と、メモリ１３から送信されたストローブ信
号を受信するストローブ信号入力回路２５と、ストロー
ブ信号入力回路２５の受信したストローブ信号に同期し
てメモリ１３から送信された読出データＤｏｕｔを取り
込むデータ入力回路２３とを有する。また、メモリ１３
は、コントローラ１２から送信されたストローブ信号を
受信するストローブ信号入力回路３５と、書込データＤ
ｉｎをストローブ信号に同期して取り込むデータ入力回
路３２と、クロックＣＬＫ及び内部回路３４で発生する
読出データＤｏｕｔが出力できる状態になったことを示
す信号から、１／４周期ずれた２つのシフトクロックを
発生するシフトクロック発生回路３１と、読出データＤ
ｏｕｔを一方のシフトクロックＣＬＫに同期して出力す
るデータ出力回路３３と、他方のシフトクロックを出力
するストローブ信号出力回路３６とを有する。書込デー
タを伝送する書込データバス１６ａと、読出データを伝
送する読出データバス１６ｂと、ストローブ信号を伝送
するストローブ信号線１７は、同じ伝搬時間になるよう
に並行に等長配線されている。
のシステム構成がいくつか提案されており、図４はその
ようなシステムの構成例を示す図である。図４のシステ
ムは、基本クロックＣＬＫとは別にデータストローブ信
号ＤＱＳを用いて、データの送信を行う方式を使用して
おり、書込データＤｉｎと読出データＤｏｕｔの送信の
両方でデータストローブ信号ＤＱＳを使用する双方向方
式（バイディレクショナル方式）と呼ばれる方式を使用
する。コントローラ１２は、クロックＣＬＫから１／４
周期ずれた２つのシフトクロックを発生するシフトクロ
ック発生回路２１と、書込データＤｉｎを一方のシフト
クロックＣＬＫに同期して出力するデータ出力回路２２
と、他方のシフトクロックを出力するストローブ信号出
力回路２４と、メモリ１３から送信されたストローブ信
号を受信するストローブ信号入力回路２５と、ストロー
ブ信号入力回路２５の受信したストローブ信号に同期し
てメモリ１３から送信された読出データＤｏｕｔを取り
込むデータ入力回路２３とを有する。また、メモリ１３
は、コントローラ１２から送信されたストローブ信号を
受信するストローブ信号入力回路３５と、書込データＤ
ｉｎをストローブ信号に同期して取り込むデータ入力回
路３２と、クロックＣＬＫ及び内部回路３４で発生する
読出データＤｏｕｔが出力できる状態になったことを示
す信号から、１／４周期ずれた２つのシフトクロックを
発生するシフトクロック発生回路３１と、読出データＤ
ｏｕｔを一方のシフトクロックＣＬＫに同期して出力す
るデータ出力回路３３と、他方のシフトクロックを出力
するストローブ信号出力回路３６とを有する。書込デー
タを伝送する書込データバス１６ａと、読出データを伝
送する読出データバス１６ｂと、ストローブ信号を伝送
するストローブ信号線１７は、同じ伝搬時間になるよう
に並行に等長配線されている。
【００１１】図５は図４のシステムにおける書込データ
の伝送動作を示すタイムチャートである。書込データの
伝送する時、コントローラ１２はデータ出力回路２２か
ら書込データＤｉｎ（ａ）を、ストローブ信号出力回路
２４からデータストローブ信号ＤＱＳ（ａ）を出力す
る。図５に示すように、書込データＤｉｎ（ａ）とデー
タストローブ信号ＤＱＳ（ａ）は、１／４周期ずれてい
る。従って、データストローブ信号ＤＱＳの変化エッジ
は、書込データＤｉｎを取り込むのに最適なタイミング
である。なお、データストローブ信号ＤＱＳとクロック
ＣＬＫとの間には一定の位相関係はない。書込データＤ
ｉｎ（ａ）とデータストローブ信号ＤＱＳ（ａ）がメモ
リ１３に伝送されても、書込データバス１６ａとデータ
ストローブ信号１７は並行に設けられているため、ほと
んどスキューは生ぜず、そのままの位相関係を維持され
る。従って、メモリ１３における書込データＤｉｎ
（ｂ）とデータストローブ信号ＤＱＳ（ｂ）は、書込デ
ータＤｉｎ（ａ）とデータストローブ信号ＤＱＳ（ａ）
を伝送時間分送らせた信号である。そのため、メモリ１
３のデータ入力回路３２でストローブ信号入力回路３５
で受信したストローブ信号に同期して書込データを取り
込めば最適なタイミングで取り込むことができる。メモ
リ１３に取り込まれた書込データの内部回路３４への書
込は、取り込んだ後のクロックＣＬＫの立ち上がりエッ
ジから開始される。
の伝送動作を示すタイムチャートである。書込データの
伝送する時、コントローラ１２はデータ出力回路２２か
ら書込データＤｉｎ（ａ）を、ストローブ信号出力回路
２４からデータストローブ信号ＤＱＳ（ａ）を出力す
る。図５に示すように、書込データＤｉｎ（ａ）とデー
タストローブ信号ＤＱＳ（ａ）は、１／４周期ずれてい
る。従って、データストローブ信号ＤＱＳの変化エッジ
は、書込データＤｉｎを取り込むのに最適なタイミング
である。なお、データストローブ信号ＤＱＳとクロック
ＣＬＫとの間には一定の位相関係はない。書込データＤ
ｉｎ（ａ）とデータストローブ信号ＤＱＳ（ａ）がメモ
リ１３に伝送されても、書込データバス１６ａとデータ
ストローブ信号１７は並行に設けられているため、ほと
んどスキューは生ぜず、そのままの位相関係を維持され
る。従って、メモリ１３における書込データＤｉｎ
（ｂ）とデータストローブ信号ＤＱＳ（ｂ）は、書込デ
ータＤｉｎ（ａ）とデータストローブ信号ＤＱＳ（ａ）
を伝送時間分送らせた信号である。そのため、メモリ１
３のデータ入力回路３２でストローブ信号入力回路３５
で受信したストローブ信号に同期して書込データを取り
込めば最適なタイミングで取り込むことができる。メモ
リ１３に取り込まれた書込データの内部回路３４への書
込は、取り込んだ後のクロックＣＬＫの立ち上がりエッ
ジから開始される。
【００１２】図６は図４のシステムにおける読出データ
の伝送動作を示すタイムチャートである。読出データの
伝送する時、メモリ１３はデータ出力回路３３から読出
データＤｏｕｔ（ｂ）を、ストローブ信号出力回路３６
からデータストローブ信号ＤＱＳ（ｂ）を出力する。図
６に示すように、読出データＤｏｕｔ（ｂ）とデータス
トローブ信号ＤＱＳ（ｂ）は、１／４周期ずれている。
従って、データストローブ信号ＤＱＳの変化エッジは、
読出データＤｏｕｔを取り込むのに最適なタイミングで
ある。なお、データストローブ信号ＤＱＳとクロックＣ
ＬＫとの間には一定の位相関係はない。読出データＤｏ
ｕｔ（ｂ）とデータストローブ信号ＤＱＳ（ｂ）がコン
トローラ１２に伝送されても、読出データ信号線１６ｂ
とデータストローブ信号線１７は並行に設けられている
ため、ほとんどスキューは生ぜず、そのままの位相関係
を維持される。従って、コントローラ１２における読出
データＤｏｕｔ（ａ）とデータストローブ信号ＤＱＳ
（ａ）は、読出データＤｏｕｔ（ｂ）とデータストロー
ブ信号ＤＱＳ（ｂ）を伝送時間分送らせた信号である。
そのため、コントローラ１２のデータ入力回路２３でス
トローブ信号入力回路２５で受信したストローブ信号に
同期して読出データを取り込めば最適なタイミングで取
り込むことができる。コントローラ１２に取り込まれた
読出データのＣＰＵでの処理は、取り込んだ後のクロッ
クＣＬＫの立ち上がりエッジから開始される。
の伝送動作を示すタイムチャートである。読出データの
伝送する時、メモリ１３はデータ出力回路３３から読出
データＤｏｕｔ（ｂ）を、ストローブ信号出力回路３６
からデータストローブ信号ＤＱＳ（ｂ）を出力する。図
６に示すように、読出データＤｏｕｔ（ｂ）とデータス
トローブ信号ＤＱＳ（ｂ）は、１／４周期ずれている。
従って、データストローブ信号ＤＱＳの変化エッジは、
読出データＤｏｕｔを取り込むのに最適なタイミングで
ある。なお、データストローブ信号ＤＱＳとクロックＣ
ＬＫとの間には一定の位相関係はない。読出データＤｏ
ｕｔ（ｂ）とデータストローブ信号ＤＱＳ（ｂ）がコン
トローラ１２に伝送されても、読出データ信号線１６ｂ
とデータストローブ信号線１７は並行に設けられている
ため、ほとんどスキューは生ぜず、そのままの位相関係
を維持される。従って、コントローラ１２における読出
データＤｏｕｔ（ａ）とデータストローブ信号ＤＱＳ
（ａ）は、読出データＤｏｕｔ（ｂ）とデータストロー
ブ信号ＤＱＳ（ｂ）を伝送時間分送らせた信号である。
そのため、コントローラ１２のデータ入力回路２３でス
トローブ信号入力回路２５で受信したストローブ信号に
同期して読出データを取り込めば最適なタイミングで取
り込むことができる。コントローラ１２に取り込まれた
読出データのＣＰＵでの処理は、取り込んだ後のクロッ
クＣＬＫの立ち上がりエッジから開始される。
【００１３】以上のように、図４の双方向ストローブ方
式であれば、いずれの方向にデータを伝送する場合も、
データと同じ方向に取込みに適したストローブ信号が出
力されるので、常に最適なタイミングで送信データを取
り込むことができる。但し、図２の回路と同様に、図４
の回路は、コントローラ１２とメモリ１３にそれぞれ１
／４位相ずれた２つのシフトクロックを発生させるため
のシフトクロック発生回路を設ける必要がある。更に、
ストローブ信号を伝送するためのストローブ信号線及び
その入力回路と出力回路が必要である。
式であれば、いずれの方向にデータを伝送する場合も、
データと同じ方向に取込みに適したストローブ信号が出
力されるので、常に最適なタイミングで送信データを取
り込むことができる。但し、図２の回路と同様に、図４
の回路は、コントローラ１２とメモリ１３にそれぞれ１
／４位相ずれた２つのシフトクロックを発生させるため
のシフトクロック発生回路を設ける必要がある。更に、
ストローブ信号を伝送するためのストローブ信号線及び
その入力回路と出力回路が必要である。
【００１４】図７は、高速動作のためのシステムの別の
構成例を示す図である。このシステムは、メモリ１３へ
はコントローラ１２からクロックＣＬＫを供給し、クロ
ックＣＬＫを供給するためのクロック信号線１８を書込
データバス１６ａに並行に設ける。そして、コントロー
ラ１２からメモリ１３への書込データの伝送は、クロッ
クＣＬＫを１／４周期ずらした信号に同期して行う。メ
モリ１３からコントローラ１２への読出データの伝送
は、図４のシステムと同様に、データストローブ信号Ｄ
ＱＳに同期して行い、一緒にメモリ１３からコントロー
ラ１２へデータストローブ信号を伝送する。この方式
は、一方のデータ信号（ここでは読出データ）の伝送に
のみデータストローブ信号ＤＱＳを使用するため、片方
向方式（ユニディレクショナル方式）と呼ばれる。コン
トローラ１２は、受信したクロックＣＬＫをクロック信
号線１８をに印加するクロック出力回路２７と、クロッ
クＣＬＫから１／４周期ずれたシフトクロックを発生す
るシフトクロック発生回路２１と、書込データＤｉｎを
シフトクロックＣＬＫに同期して出力するデータ出力回
路２２と、メモリ１３から送信されたストローブ信号を
受信するストローブ信号入力回路２５と、ストローブ信
号入力回路２５の受信したストローブ信号から１／４周
期ずれたシフトクロックを発生するシフトクロック発生
回路２６と、シフトクロック発生回路２６の出力するシ
フトクロックに同期して、メモリ１３から送信された読
出データＤｏｕｔを取り込むデータ入力回路２３とを有
する。また、メモリ１３は、コントローラ１２から送信
されたクロック信号ＣＬＫを受信するクロック入力回路
３７と、書込データＤｉｎをクロック信号ＣＬＫに同期
して取り込むデータ入力回路３２と、読出データＤｏｕ
ｔをクロック入力回路３７の出力するクロックＣＬＫに
同期して出力するデータ出力回路３３と、クロック入力
回路３７の出力するクロックＣＬＫをストローブ信号と
して出力するストローブ信号出力回路３６とを有する。
クロックＣＬＫを伝送するクロック信号線１８と、書込
データを伝送する書込データバス１６ａと、読出データ
を伝送する読出データバス１６ｂと、ストローブ信号を
伝送するストローブ信号線１７ｂは、同じ伝搬時間にな
るように並行に等長配線されている。
構成例を示す図である。このシステムは、メモリ１３へ
はコントローラ１２からクロックＣＬＫを供給し、クロ
ックＣＬＫを供給するためのクロック信号線１８を書込
データバス１６ａに並行に設ける。そして、コントロー
ラ１２からメモリ１３への書込データの伝送は、クロッ
クＣＬＫを１／４周期ずらした信号に同期して行う。メ
モリ１３からコントローラ１２への読出データの伝送
は、図４のシステムと同様に、データストローブ信号Ｄ
ＱＳに同期して行い、一緒にメモリ１３からコントロー
ラ１２へデータストローブ信号を伝送する。この方式
は、一方のデータ信号（ここでは読出データ）の伝送に
のみデータストローブ信号ＤＱＳを使用するため、片方
向方式（ユニディレクショナル方式）と呼ばれる。コン
トローラ１２は、受信したクロックＣＬＫをクロック信
号線１８をに印加するクロック出力回路２７と、クロッ
クＣＬＫから１／４周期ずれたシフトクロックを発生す
るシフトクロック発生回路２１と、書込データＤｉｎを
シフトクロックＣＬＫに同期して出力するデータ出力回
路２２と、メモリ１３から送信されたストローブ信号を
受信するストローブ信号入力回路２５と、ストローブ信
号入力回路２５の受信したストローブ信号から１／４周
期ずれたシフトクロックを発生するシフトクロック発生
回路２６と、シフトクロック発生回路２６の出力するシ
フトクロックに同期して、メモリ１３から送信された読
出データＤｏｕｔを取り込むデータ入力回路２３とを有
する。また、メモリ１３は、コントローラ１２から送信
されたクロック信号ＣＬＫを受信するクロック入力回路
３７と、書込データＤｉｎをクロック信号ＣＬＫに同期
して取り込むデータ入力回路３２と、読出データＤｏｕ
ｔをクロック入力回路３７の出力するクロックＣＬＫに
同期して出力するデータ出力回路３３と、クロック入力
回路３７の出力するクロックＣＬＫをストローブ信号と
して出力するストローブ信号出力回路３６とを有する。
クロックＣＬＫを伝送するクロック信号線１８と、書込
データを伝送する書込データバス１６ａと、読出データ
を伝送する読出データバス１６ｂと、ストローブ信号を
伝送するストローブ信号線１７ｂは、同じ伝搬時間にな
るように並行に等長配線されている。
【００１５】図８は図７のシステムにおける書込データ
の伝送動作を示すタイムチャートである。コントローラ
１２はクロック出力回路２７からクロックＣＬＫを常時
出力し、出力書込データの伝送する時には、データ出力
回路２２から書込データＤｉｎ（ａ）を出力する。図８
に示すように、書込データＤｉｎ（ａ）とクロックＣＬ
Ｋは、１／４周期ずれている。従って、クロックＣＬＫ
の変化エッジは、書込データＤｉｎを取り込むのに最適
なタイミングである。書込データＤｉｎ（ａ）とクロッ
クＣＬＫがメモリ１３に伝送されても、書込データ信号
線１６ａとクロック信号線１８は並行に設けられている
ため、ほとんどスキューは生ぜず、そのままの位相関係
を維持される。従って、メモリ１３における書込データ
Ｄｉｎ（ｂ）とクロックＣＬＫ（ｂ）は、書込データＤ
ｉｎ（ａ）とクロックＣＬＫ（ａ）を伝送時間分送らせ
た信号である。そのため、メモリ１３のデータ入力回路
３２でクロック入力回路３７で受信したクロック信号Ｃ
ＬＫに同期して書込データを取り込めば最適なタイミン
グで取り込むことができる。
の伝送動作を示すタイムチャートである。コントローラ
１２はクロック出力回路２７からクロックＣＬＫを常時
出力し、出力書込データの伝送する時には、データ出力
回路２２から書込データＤｉｎ（ａ）を出力する。図８
に示すように、書込データＤｉｎ（ａ）とクロックＣＬ
Ｋは、１／４周期ずれている。従って、クロックＣＬＫ
の変化エッジは、書込データＤｉｎを取り込むのに最適
なタイミングである。書込データＤｉｎ（ａ）とクロッ
クＣＬＫがメモリ１３に伝送されても、書込データ信号
線１６ａとクロック信号線１８は並行に設けられている
ため、ほとんどスキューは生ぜず、そのままの位相関係
を維持される。従って、メモリ１３における書込データ
Ｄｉｎ（ｂ）とクロックＣＬＫ（ｂ）は、書込データＤ
ｉｎ（ａ）とクロックＣＬＫ（ａ）を伝送時間分送らせ
た信号である。そのため、メモリ１３のデータ入力回路
３２でクロック入力回路３７で受信したクロック信号Ｃ
ＬＫに同期して書込データを取り込めば最適なタイミン
グで取り込むことができる。
【００１６】図９は図７のシステムにおける読出データ
の伝送動作を示すタイムチャートである。読出データの
伝送する時、メモリ１３はデータ出力回路３３から読出
データＤｏｕｔ（ｂ）を、ストローブ信号出力回路３６
からデータストローブ信号ＤＱＳ（ｂ）を出力する。図
９に示すように、書込データＤｏｕｔ（ｂ）とデータス
トローブ信号ＤＱＳ（ｂ）は、１／４周期ずれている。
従って、データストローブ信号ＤＱＳの変化エッジは、
書込データＤｏｕｔを取り込むのに最適なタイミングで
ある。書込データＤｏｕｔ（ｂ）とデータストローブ信
号ＤＱＳ（ｂ）がコントローラ１２に伝送されても、読
出データ信号線１６ｂとデータストローブ信号１７は並
行に設けられているため、ほとんどスキューは生ぜず、
そのままの位相関係を維持される。従って、コントロー
ラ１２における読出データＤｏｕｔ（ａ）とデータスト
ローブ信号ＤＱＳ（ａ）は、書込データＤｏｕｔ（ｂ）
とデータストローブ信号ＤＱＳ（ｂ）を伝送時間分送ら
せた信号である。そのため、コントローラ１２のデータ
入力回路２３でストローブ信号入力回路２５で受信した
ストローブ信号に同期して書込データを取り込めば最適
なタイミングで取り込むことができる。
の伝送動作を示すタイムチャートである。読出データの
伝送する時、メモリ１３はデータ出力回路３３から読出
データＤｏｕｔ（ｂ）を、ストローブ信号出力回路３６
からデータストローブ信号ＤＱＳ（ｂ）を出力する。図
９に示すように、書込データＤｏｕｔ（ｂ）とデータス
トローブ信号ＤＱＳ（ｂ）は、１／４周期ずれている。
従って、データストローブ信号ＤＱＳの変化エッジは、
書込データＤｏｕｔを取り込むのに最適なタイミングで
ある。書込データＤｏｕｔ（ｂ）とデータストローブ信
号ＤＱＳ（ｂ）がコントローラ１２に伝送されても、読
出データ信号線１６ｂとデータストローブ信号１７は並
行に設けられているため、ほとんどスキューは生ぜず、
そのままの位相関係を維持される。従って、コントロー
ラ１２における読出データＤｏｕｔ（ａ）とデータスト
ローブ信号ＤＱＳ（ａ）は、書込データＤｏｕｔ（ｂ）
とデータストローブ信号ＤＱＳ（ｂ）を伝送時間分送ら
せた信号である。そのため、コントローラ１２のデータ
入力回路２３でストローブ信号入力回路２５で受信した
ストローブ信号に同期して書込データを取り込めば最適
なタイミングで取り込むことができる。
【００１７】以上のように、図７の片方向ストローブ方
式では、いずれの方向にデータを伝送する場合も、常に
最適なタイミングで送信データを取り込むことができ
る。以上、３つの従来例を説明したが、いずれの従来例
においても、位相がデータ信号の最小変化周期の１／２
ずれたシフトクロックを発生させることが必要である。
具体的には、データ信号の最小変化周期がクロックの周
期と同じであれば、クロックと正確に位相が一致した信
号と１／２周期（１８０°）ずれた信号が必要である。
データ信号の最小変化周期がクロックの１／２周期で、
クロックの立ち上がりエッジと立ち下がりエッジの両方
でデータ信号が変化するＤＤＲ−ＳＤＲＡＭの場合に
は、具体的には位相が０又は１周期（３６０°）、１／
４周期（９０°）、１／２周期（１８０°）、３／４周
期（２７０°）のシフトクロックを発生させることが必
要である。正確にこのような位相ずれた信号を発生させ
るためには、ＤＬＬ(Delay Locked Loop) 回路が使用さ
れる。
式では、いずれの方向にデータを伝送する場合も、常に
最適なタイミングで送信データを取り込むことができ
る。以上、３つの従来例を説明したが、いずれの従来例
においても、位相がデータ信号の最小変化周期の１／２
ずれたシフトクロックを発生させることが必要である。
具体的には、データ信号の最小変化周期がクロックの周
期と同じであれば、クロックと正確に位相が一致した信
号と１／２周期（１８０°）ずれた信号が必要である。
データ信号の最小変化周期がクロックの１／２周期で、
クロックの立ち上がりエッジと立ち下がりエッジの両方
でデータ信号が変化するＤＤＲ−ＳＤＲＡＭの場合に
は、具体的には位相が０又は１周期（３６０°）、１／
４周期（９０°）、１／２周期（１８０°）、３／４周
期（２７０°）のシフトクロックを発生させることが必
要である。正確にこのような位相ずれた信号を発生させ
るためには、ＤＬＬ(Delay Locked Loop) 回路が使用さ
れる。
【００１８】図１０は、クロックＣＬＫから等位相（０
°）のシフトクロックと、１／４周期（９０°）ずつず
れたシフトクロックを発生させるＤＬＬ回路の基本構成
を示す図である。図１０において、参照番号４１は０°
位相のシフトクロックを発生させるＤＬＬ回路であり、
５１は９０°ずつずれた４つのシフトクロックを発生さ
せるＤＬＬ回路である。
°）のシフトクロックと、１／４周期（９０°）ずつず
れたシフトクロックを発生させるＤＬＬ回路の基本構成
を示す図である。図１０において、参照番号４１は０°
位相のシフトクロックを発生させるＤＬＬ回路であり、
５１は９０°ずつずれた４つのシフトクロックを発生さ
せるＤＬＬ回路である。
【００１９】０°ＤＬＬ回路４１は、クロックＣＬＫを
遅延させ、遅延量が調整できるディレイ回路４２と、デ
ィレイ回路４２の出力する遅延クロックとクロックＣＬ
Ｋの位相を比較する位相比較回路４３と、位相比較回路
４３の比較結果に基づいて２つのクロックの位相が一致
するようにディレイ回路４２での遅延量を段階的に変化
させるディレイ制御回路４４とを有する。ディレイ回路
４２の出力する遅延クロックとクロックＣＬＫの位相が
一致した時には、ディレイ回路４２の出力する遅延クロ
ックは、クロックＣＬＫに対して１周期遅れた信号であ
る。ディレイ回路４２は微少な遅延量を有する遅延素子
を多数直列に接続し、各段から出力が取り出せるように
スイッチを設けた回路で、どのスイッチを動作させてど
の段から出力を得るかにより、遅延量が変化させられ
る。
遅延させ、遅延量が調整できるディレイ回路４２と、デ
ィレイ回路４２の出力する遅延クロックとクロックＣＬ
Ｋの位相を比較する位相比較回路４３と、位相比較回路
４３の比較結果に基づいて２つのクロックの位相が一致
するようにディレイ回路４２での遅延量を段階的に変化
させるディレイ制御回路４４とを有する。ディレイ回路
４２の出力する遅延クロックとクロックＣＬＫの位相が
一致した時には、ディレイ回路４２の出力する遅延クロ
ックは、クロックＣＬＫに対して１周期遅れた信号であ
る。ディレイ回路４２は微少な遅延量を有する遅延素子
を多数直列に接続し、各段から出力が取り出せるように
スイッチを設けた回路で、どのスイッチを動作させてど
の段から出力を得るかにより、遅延量が変化させられ
る。
【００２０】９０°ＤＬＬ回路５１は、０°位相のシフ
トクロックを得るための０°ＤＬＬ回路と同じ構成であ
るが、ディレイ回路を４分割して４個の１／４ディレイ
回路５２、５３、５４、５５とし、前段の出力が後段の
入力になるように直列に接続してある。ディレイ制御回
路５７は、４分割された各１／４ディレイ回路の遅延量
が同一になるように同時に制御している。位相比較回路
５６は、最初の１／４ディレイ回路５２に入力されるク
ロック信号φと最終の１／４ディレイ回路５５から出力
される信号の位相を比較する。ディレイ制御回路５７は
比較結果に基づいて２つの信号の位相が一致するように
４つの１／４ディレイ回路の遅延量を制御する。２つの
信号の位相が一致した時には、各１／４ディレイ回路の
出力は１／４周期ずつずれている。このようにして、１
／４周期ずつずれたシフトクロックが得られる。
トクロックを得るための０°ＤＬＬ回路と同じ構成であ
るが、ディレイ回路を４分割して４個の１／４ディレイ
回路５２、５３、５４、５５とし、前段の出力が後段の
入力になるように直列に接続してある。ディレイ制御回
路５７は、４分割された各１／４ディレイ回路の遅延量
が同一になるように同時に制御している。位相比較回路
５６は、最初の１／４ディレイ回路５２に入力されるク
ロック信号φと最終の１／４ディレイ回路５５から出力
される信号の位相を比較する。ディレイ制御回路５７は
比較結果に基づいて２つの信号の位相が一致するように
４つの１／４ディレイ回路の遅延量を制御する。２つの
信号の位相が一致した時には、各１／４ディレイ回路の
出力は１／４周期ずつずれている。このようにして、１
／４周期ずつずれたシフトクロックが得られる。
【００２１】このように、ＤＬＬ回路を使用することに
より、正確に所定位相ずれた信号を得ることができる
が、ＤＬＬ回路は、かなり複雑で回路規模の大きな回路
で、チップ面積も大きく、消費電力も大きい。
より、正確に所定位相ずれた信号を得ることができる
が、ＤＬＬ回路は、かなり複雑で回路規模の大きな回路
で、チップ面積も大きく、消費電力も大きい。
【００２２】
【発明が解決しようとする課題】以上説明した従来例で
は、いずれもコントローラ内部又はメモリ、又は両方
に、例えば１／４周期位相のずれた信号を発生させるシ
フトクロック発生回路を設けて、適当なタイミングで送
信データを取り込めるようにしており、正確に所定位相
ずれた信号を発生させるためには、ＤＬＬ回路を使用す
る必要がある。ＤＤＲ−ＳＤＲＡＭの場合、立ち上がり
エッジと立ち下がりエッジの両方を基準にしてデータを
送信し、取り込む必要がある。
は、いずれもコントローラ内部又はメモリ、又は両方
に、例えば１／４周期位相のずれた信号を発生させるシ
フトクロック発生回路を設けて、適当なタイミングで送
信データを取り込めるようにしており、正確に所定位相
ずれた信号を発生させるためには、ＤＬＬ回路を使用す
る必要がある。ＤＤＲ−ＳＤＲＡＭの場合、立ち上がり
エッジと立ち下がりエッジの両方を基準にしてデータを
送信し、取り込む必要がある。
【００２３】供給されるクロックのデューティ比が正確
に５０％の場合は、そのままクロックの立ち上がりエッ
ジと立ち下がりエッジを使用でき、クロックの立ち上が
りエッジと立ち下がりエッジから１／４周期位相のずれ
た信号を発生させる。そこで図１０に示した９０°ＤＬ
Ｌ回路５１を使用することになる。また、クロックのデ
ューティ比が５０％からずれている時には、まず１／２
周期（１８０°）位相の異なる信号を発生させ、その後
その信号から１／４周期位相のずれた信号を発生させる
ことが考えられるが、この場合には２個のＤＬＬ回路が
必要になる。このようなＤＬＬ回路を２回使用すると、
ディレイ回路の最小変化量で決定されるＤＬＬのジッタ
が２倍になり、シフトクロックの精度が悪化するという
問題がある。
に５０％の場合は、そのままクロックの立ち上がりエッ
ジと立ち下がりエッジを使用でき、クロックの立ち上が
りエッジと立ち下がりエッジから１／４周期位相のずれ
た信号を発生させる。そこで図１０に示した９０°ＤＬ
Ｌ回路５１を使用することになる。また、クロックのデ
ューティ比が５０％からずれている時には、まず１／２
周期（１８０°）位相の異なる信号を発生させ、その後
その信号から１／４周期位相のずれた信号を発生させる
ことが考えられるが、この場合には２個のＤＬＬ回路が
必要になる。このようなＤＬＬ回路を２回使用すると、
ディレイ回路の最小変化量で決定されるＤＬＬのジッタ
が２倍になり、シフトクロックの精度が悪化するという
問題がある。
【００２４】そこで、やはり図１０に示した９０°ＤＬ
Ｌ回路５１を使用して、１／４周期（９０°）ずれた信
号と１／２周期（１８０°）ずれた信号を発生させる。
しかし、図１０に示した９０°ＤＬＬ回路５１は、ＤＬ
Ｌ回路が４段に接続されており、各ＤＬＬ回路の最小変
化量の４倍のジッタが発生するため、シフトクロックの
精度が低くなるという問題がある。
Ｌ回路５１を使用して、１／４周期（９０°）ずれた信
号と１／２周期（１８０°）ずれた信号を発生させる。
しかし、図１０に示した９０°ＤＬＬ回路５１は、ＤＬ
Ｌ回路が４段に接続されており、各ＤＬＬ回路の最小変
化量の４倍のジッタが発生するため、シフトクロックの
精度が低くなるという問題がある。
【００２５】更に、ＤＬＬ回路は、上記のように、複雑
な回路であり、このような回路をコントローラ及びメモ
リに設けると、チップ面積が増大してコストアップにな
ると共に、消費電力も増大するという問題を生じる。本
発明は、このような問題を解決するためのもので、高速
のデータ送信が可能なメモリシステムを簡単な構成で実
現することを目的とする。
な回路であり、このような回路をコントローラ及びメモ
リに設けると、チップ面積が増大してコストアップにな
ると共に、消費電力も増大するという問題を生じる。本
発明は、このような問題を解決するためのもので、高速
のデータ送信が可能なメモリシステムを簡単な構成で実
現することを目的とする。
【００２６】
【課題を解決するための手段】本発明のメモリサブシス
テムは、上記目的を実現するため、コントローラ又はメ
モリからデータを出力する場合には、クロック又はデー
タストローブ信号に同期してデータを出力し、データ信
号線と並行に設けられたクロック信号線又はデータスト
ローブ信号線でクロック又はデータストローブ信号を伝
送するようにしたシステムにおいて、クロック信号線又
はデータストローブ信号線に所定の遅延を生じる遅延回
路を設けて、伝送先ではクロック又はデータストローブ
信号はデータ信号に対して取り込みに適した位相にな
り、受信したクロック又はデータストローブ信号でその
ままデータ信号を取り込めるようにする。このような構
成であれば、ＤＬＬ回路を使用しないで、上記の問題は
生じない。また、ＤＤＲ−ＳＤＲＡＭのように、クロッ
クの立ち上がりエッジと立ち下がりエッジの両方を基準
にしてデータを送信し、取り込む必要がある場合でも、
１８０°位相の異なる信号を発生させる１８０°ＤＬＬ
回路のみを設ければよいので、ジッタの発生が低減され
る。
テムは、上記目的を実現するため、コントローラ又はメ
モリからデータを出力する場合には、クロック又はデー
タストローブ信号に同期してデータを出力し、データ信
号線と並行に設けられたクロック信号線又はデータスト
ローブ信号線でクロック又はデータストローブ信号を伝
送するようにしたシステムにおいて、クロック信号線又
はデータストローブ信号線に所定の遅延を生じる遅延回
路を設けて、伝送先ではクロック又はデータストローブ
信号はデータ信号に対して取り込みに適した位相にな
り、受信したクロック又はデータストローブ信号でその
ままデータ信号を取り込めるようにする。このような構
成であれば、ＤＬＬ回路を使用しないで、上記の問題は
生じない。また、ＤＤＲ−ＳＤＲＡＭのように、クロッ
クの立ち上がりエッジと立ち下がりエッジの両方を基準
にしてデータを送信し、取り込む必要がある場合でも、
１８０°位相の異なる信号を発生させる１８０°ＤＬＬ
回路のみを設ければよいので、ジッタの発生が低減され
る。
【００２７】すなわち、本発明のメモリサブシステム
は、クロックを供給するクロック源と、クロックに同期
して動作する少なくとも１つのメモリと、メモリとのデ
ータの入出力を制御するコントローラと、コントローラ
とメモリの間でデータ信号を伝送するデータ信号線と、
データ信号線に並行に設けられ、メモリへクロックを伝
送するクロック信号線と、データ信号線に並行に設けら
れ、コントローラへデータストローブ信号を伝送するデ
ータストローブ信号線とを備え、コントローラにはクロ
ック源から前記クロックが供給され、コントローラは、
メモリへ書込データを伝送する時には、クロックの変化
エッジで書込データを変化させ、メモリは、コントロー
ラへ読出データを伝送する時には、データストローブ信
号の変化エッジで読出データを変化させるメモリサブシ
ステムにおいて、クロック信号線は、クロックに所定の
遅延を生じるクロック遅延回路を備え、データストロー
ブ信号線は、データストローブ信号に所定の遅延を生じ
るデータストローブ遅延回路を備え、メモリは、受信し
たクロックの変化エッジで書込データを取込むデータ入
力回路を備え、コントローラは、受信したデータストロ
ーブ信号の変化エッジで読出データを取込むデータ入力
回路を備えることを特徴とする。
は、クロックを供給するクロック源と、クロックに同期
して動作する少なくとも１つのメモリと、メモリとのデ
ータの入出力を制御するコントローラと、コントローラ
とメモリの間でデータ信号を伝送するデータ信号線と、
データ信号線に並行に設けられ、メモリへクロックを伝
送するクロック信号線と、データ信号線に並行に設けら
れ、コントローラへデータストローブ信号を伝送するデ
ータストローブ信号線とを備え、コントローラにはクロ
ック源から前記クロックが供給され、コントローラは、
メモリへ書込データを伝送する時には、クロックの変化
エッジで書込データを変化させ、メモリは、コントロー
ラへ読出データを伝送する時には、データストローブ信
号の変化エッジで読出データを変化させるメモリサブシ
ステムにおいて、クロック信号線は、クロックに所定の
遅延を生じるクロック遅延回路を備え、データストロー
ブ信号線は、データストローブ信号に所定の遅延を生じ
るデータストローブ遅延回路を備え、メモリは、受信し
たクロックの変化エッジで書込データを取込むデータ入
力回路を備え、コントローラは、受信したデータストロ
ーブ信号の変化エッジで読出データを取込むデータ入力
回路を備えることを特徴とする。
【００２８】上記の所定の遅延は、クロック又はデータ
ストローブ信号がデータ信号の取り込みに適した位相に
なる遅延であり、書込データ及び読出データの最小変化
周期の１／２の時間であり、ＤＤＲ−ＳＤＲＡＭの場合
であれば、クロック周期の１／４の遅延である。遅延回
路は、信号線の信号伝搬時間を長くするように配線を長
くした回路又はディレイ素子を使用したディレイライン
で実現できる。
ストローブ信号がデータ信号の取り込みに適した位相に
なる遅延であり、書込データ及び読出データの最小変化
周期の１／２の時間であり、ＤＤＲ−ＳＤＲＡＭの場合
であれば、クロック周期の１／４の遅延である。遅延回
路は、信号線の信号伝搬時間を長くするように配線を長
くした回路又はディレイ素子を使用したディレイライン
で実現できる。
【００２９】クロック信号線とデータストローブ信号線
は、インピーダンスが整合していることが望ましい。遅
延回路は、コントローラとメモリの間の部分に設けるこ
とが望ましいが、スペースの関係でコントローラとメモ
リの間に設けることができない場合には、コントローラ
とメモリの外側に設けることも可能である。
は、インピーダンスが整合していることが望ましい。遅
延回路は、コントローラとメモリの間の部分に設けるこ
とが望ましいが、スペースの関係でコントローラとメモ
リの間に設けることができない場合には、コントローラ
とメモリの外側に設けることも可能である。
【００３０】クロック信号線へのクロックの印加は、コ
ントローラ又はクロック源から行う。クロック源から行
う時には、コントローラに供給するクロックを分岐する
か、並行に行う。データストローブ信号として、メモリ
が受信したクロックを使用してもよい。その場合、メモ
リは読出データを伝送する時には、受信したクロックの
変化エッジで読出データを変化させ、データストローブ
信号線はメモリの付近でクロック信号線に接続される。
ントローラ又はクロック源から行う。クロック源から行
う時には、コントローラに供給するクロックを分岐する
か、並行に行う。データストローブ信号として、メモリ
が受信したクロックを使用してもよい。その場合、メモ
リは読出データを伝送する時には、受信したクロックの
変化エッジで読出データを変化させ、データストローブ
信号線はメモリの付近でクロック信号線に接続される。
【００３１】従来は、クロック又はデータストローブ信
号が送信データに対して取り込みに適した位相になるよ
うにするためのシフトクロック発生回路を、コントロー
ラ及びメモリに設けていた。そのため、信号線を長くし
て位相を調整することができず、ＤＬＬ回路を使用する
必要があった。これに対して、本発明では、チップ外で
位相調整するため、信号線を長くするなどの簡単な構成
で位相調整が行える。
号が送信データに対して取り込みに適した位相になるよ
うにするためのシフトクロック発生回路を、コントロー
ラ及びメモリに設けていた。そのため、信号線を長くし
て位相を調整することができず、ＤＬＬ回路を使用する
必要があった。これに対して、本発明では、チップ外で
位相調整するため、信号線を長くするなどの簡単な構成
で位相調整が行える。
【００３２】
【発明の実施の形態】図１１の（１）は、本発明の実施
例のメモリサブシステムの全体構成を示す図である。図
１１の（１）に示すように、本実施例のメモリサブシス
テムは、クロック発生回路１０からコントローラ１２に
クロックが供給され、コントローラ１２からは、クロッ
ク信号線１８、書込データバス１６ａ、読出データバス
１６ｂ、及びデータストローブ信号線１７ｂが並行に延
びている。クロック信号線１８とデータストローブ信号
線１７ｂには、伝送する信号を所定時間遅延させるため
に信号線を延長した延長部７１と７２が設けられてい
る。他にも、コマンド信号を伝送する制御信号バスやア
ドレス信号を伝送するアドレス信号バスが設けられてい
るが、ここでは省略してある。上記の信号線にはソケッ
ト６１が設けられており、このソケット６１を介してＤ
ＩＭＭ−ＳＤＲＡＭと呼ばれるメモリモジュール６０ａ
から６０ｃが接続されている。ＤＩＭＭ−ＳＤＲＡＭ
は、図１１の（２）に示すように、複数のメモリ素子
（ここではＳＤＲＡＭ）を有し、これらを合わせた大容
量のメモリとして動作するように、デコーダ６４やマル
チプレクサ６５ａと６５ｂなどを有し、外部との接続の
ための接続ピンが設けられている。この接続ピンがモジ
ュールの両面で独立しているためDual Inline 型と呼ば
れる。なお、このようなＤＩＭＭ−ＳＤＲＡＭでなく、
単に接続ピンに直接接続された複数のＳＤＲＡＭを有す
るだけで、デコーダ６４やマルチプレクサ６５ａと６５
ｂなどがないメモリモジュールでもよく、ＳＤＲＡＭ単
体でもよい。以下、説明を簡単にするために、単にメモ
リとして説明を行う。１つのソケット６１には、複数の
メモリ（ＤＩＭＭ）が接続されて群を成している。各群
内では信号の伝搬時間は無視できる程度の差であるとす
る。しかし、多数の群が接続されると信号線が長くな
り、その伝搬時間の差が問題になる。後述するように、
本実施例では、メモリの位置にかかわらず良好なタイミ
ングで伝送データを取り込めるようにしているが、メモ
リの位置により、データの読み出し時にコントローラ１
２から各メモリにアクセス信号を出力してからメモリが
読み出しデータを出力し、それがコントローラ１２に到
達するまでの時間に差が生じる。この差が１クロックサ
イクル以内であれば問題はないが、１クロックサイクル
以上の場合には誤動作する可能性がある。そこで、本実
施例では、メモリサブシステムの初期化時に、メモリ群
毎に、アクセスを開始してから読出データがコントロー
ラ１２に到着するまでのクロックサイクルの個数を測定
し、それを記憶してコントローラ１２が正しいタイミン
グで読出データを取り込めるようにしている。この場
合、アクセスを開始してから読出データが到着するまで
の時間がクロックサイクルの整数倍の付近である場合、
動作環境の変動によりこの時間が変化すると、隣接する
異なるクロックサイクルで取り込む可能性がある。そこ
で、アクセスに要する時間がクロックサイクルの整数倍
付近の場合には、遅延回路６２を設けて、アクセスに要
する時間をクロックサイクルの整数倍付近からずらして
いる。
例のメモリサブシステムの全体構成を示す図である。図
１１の（１）に示すように、本実施例のメモリサブシス
テムは、クロック発生回路１０からコントローラ１２に
クロックが供給され、コントローラ１２からは、クロッ
ク信号線１８、書込データバス１６ａ、読出データバス
１６ｂ、及びデータストローブ信号線１７ｂが並行に延
びている。クロック信号線１８とデータストローブ信号
線１７ｂには、伝送する信号を所定時間遅延させるため
に信号線を延長した延長部７１と７２が設けられてい
る。他にも、コマンド信号を伝送する制御信号バスやア
ドレス信号を伝送するアドレス信号バスが設けられてい
るが、ここでは省略してある。上記の信号線にはソケッ
ト６１が設けられており、このソケット６１を介してＤ
ＩＭＭ−ＳＤＲＡＭと呼ばれるメモリモジュール６０ａ
から６０ｃが接続されている。ＤＩＭＭ−ＳＤＲＡＭ
は、図１１の（２）に示すように、複数のメモリ素子
（ここではＳＤＲＡＭ）を有し、これらを合わせた大容
量のメモリとして動作するように、デコーダ６４やマル
チプレクサ６５ａと６５ｂなどを有し、外部との接続の
ための接続ピンが設けられている。この接続ピンがモジ
ュールの両面で独立しているためDual Inline 型と呼ば
れる。なお、このようなＤＩＭＭ−ＳＤＲＡＭでなく、
単に接続ピンに直接接続された複数のＳＤＲＡＭを有す
るだけで、デコーダ６４やマルチプレクサ６５ａと６５
ｂなどがないメモリモジュールでもよく、ＳＤＲＡＭ単
体でもよい。以下、説明を簡単にするために、単にメモ
リとして説明を行う。１つのソケット６１には、複数の
メモリ（ＤＩＭＭ）が接続されて群を成している。各群
内では信号の伝搬時間は無視できる程度の差であるとす
る。しかし、多数の群が接続されると信号線が長くな
り、その伝搬時間の差が問題になる。後述するように、
本実施例では、メモリの位置にかかわらず良好なタイミ
ングで伝送データを取り込めるようにしているが、メモ
リの位置により、データの読み出し時にコントローラ１
２から各メモリにアクセス信号を出力してからメモリが
読み出しデータを出力し、それがコントローラ１２に到
達するまでの時間に差が生じる。この差が１クロックサ
イクル以内であれば問題はないが、１クロックサイクル
以上の場合には誤動作する可能性がある。そこで、本実
施例では、メモリサブシステムの初期化時に、メモリ群
毎に、アクセスを開始してから読出データがコントロー
ラ１２に到着するまでのクロックサイクルの個数を測定
し、それを記憶してコントローラ１２が正しいタイミン
グで読出データを取り込めるようにしている。この場
合、アクセスを開始してから読出データが到着するまで
の時間がクロックサイクルの整数倍の付近である場合、
動作環境の変動によりこの時間が変化すると、隣接する
異なるクロックサイクルで取り込む可能性がある。そこ
で、アクセスに要する時間がクロックサイクルの整数倍
付近の場合には、遅延回路６２を設けて、アクセスに要
する時間をクロックサイクルの整数倍付近からずらして
いる。
【００３３】また、クロック発生回路１０はデューティ
比が正確に５０％のクロックを発生し、コントローラ１
２やメモリに供給されたクロックのデューティ比も５０
％であり、クロックの立ち上がりエッジと立ち下がりエ
ッジで、ＤＤＲ方式のデータを出力及び取り込めるもの
とする。図１２は、図１１のシステムにおいて、メモリ
を１個取り出し、それとコントローラ１２及びクロック
発生回路１０の関係を示すようにした図であり、コント
ローラ１２とメモリ１３の内部の構成が示されている。
図示のように、第１実施例のシステムは、コントローラ
１２は、クロック発生回路の出力するクロックを受信す
るクロック入力回路２８と、受信したクロックＣＬＫを
クロック信号線１８に印加するクロック出力回路２７
と、書込データＤｉｎをクロックＣＬＫに同期して出力
するデータ出力回路２２と、メモリ１３から送信された
ストローブ信号を受信するストローブ信号入力回路２５
と、ストローブ信号入力回路２５の受信したストローブ
信号に同期してメモリ１３から送信された読出データＤ
ｏｕｔを取り込むデータ入力回路２３とを有する。ま
た、メモリ１３は、コントローラ１２から送信されたク
ロック信号ＣＬＫを受信するクロック入力回路３７と、
書込データＤｉｎをクロック信号ＣＬＫに同期して取り
込むデータ入力回路３２と、読出データＤｏｕｔをクロ
ック入力回路３７の出力するクロックＣＬＫに同期して
出力するデータ出力回路３３と、クロック入力回路３７
の出力するクロックＣＬＫをストローブ信号として出力
するストローブ信号出力回路３６とを有する。クロック
ＣＬＫを伝送するクロック信号線１８と、書込データを
伝送する書込データバス１６ａと、読出データを伝送す
る読出データバス１６ｂと、ストローブ信号を伝送する
ストローブ信号線１７ｂは、同じ伝搬時間になるように
並行に等長配線されている。クロック信号線１８とスト
ローブ信号線１７ｂには、伝送するクロック信号とデー
タストローブ信号をクロックの１／４周期分遅延させる
ために延長部７１と７２が設けられている。この延長部
７１と７２は、単にクロック信号線１８とストローブ信
号線１７を長くし、そこを信号が伝搬する時間を長くす
るものである。このような遅延回路は、ＤＬＬ回路など
の比べて温度などの影響による変動が小さく、遅延量の
誤差は小さい。更に、クロック信号線１８とストローブ
信号線１７はインピーダンスが整合されている。
比が正確に５０％のクロックを発生し、コントローラ１
２やメモリに供給されたクロックのデューティ比も５０
％であり、クロックの立ち上がりエッジと立ち下がりエ
ッジで、ＤＤＲ方式のデータを出力及び取り込めるもの
とする。図１２は、図１１のシステムにおいて、メモリ
を１個取り出し、それとコントローラ１２及びクロック
発生回路１０の関係を示すようにした図であり、コント
ローラ１２とメモリ１３の内部の構成が示されている。
図示のように、第１実施例のシステムは、コントローラ
１２は、クロック発生回路の出力するクロックを受信す
るクロック入力回路２８と、受信したクロックＣＬＫを
クロック信号線１８に印加するクロック出力回路２７
と、書込データＤｉｎをクロックＣＬＫに同期して出力
するデータ出力回路２２と、メモリ１３から送信された
ストローブ信号を受信するストローブ信号入力回路２５
と、ストローブ信号入力回路２５の受信したストローブ
信号に同期してメモリ１３から送信された読出データＤ
ｏｕｔを取り込むデータ入力回路２３とを有する。ま
た、メモリ１３は、コントローラ１２から送信されたク
ロック信号ＣＬＫを受信するクロック入力回路３７と、
書込データＤｉｎをクロック信号ＣＬＫに同期して取り
込むデータ入力回路３２と、読出データＤｏｕｔをクロ
ック入力回路３７の出力するクロックＣＬＫに同期して
出力するデータ出力回路３３と、クロック入力回路３７
の出力するクロックＣＬＫをストローブ信号として出力
するストローブ信号出力回路３６とを有する。クロック
ＣＬＫを伝送するクロック信号線１８と、書込データを
伝送する書込データバス１６ａと、読出データを伝送す
る読出データバス１６ｂと、ストローブ信号を伝送する
ストローブ信号線１７ｂは、同じ伝搬時間になるように
並行に等長配線されている。クロック信号線１８とスト
ローブ信号線１７ｂには、伝送するクロック信号とデー
タストローブ信号をクロックの１／４周期分遅延させる
ために延長部７１と７２が設けられている。この延長部
７１と７２は、単にクロック信号線１８とストローブ信
号線１７を長くし、そこを信号が伝搬する時間を長くす
るものである。このような遅延回路は、ＤＬＬ回路など
の比べて温度などの影響による変動が小さく、遅延量の
誤差は小さい。更に、クロック信号線１８とストローブ
信号線１７はインピーダンスが整合されている。
【００３４】図１３は図１２の第１実施例のシステムに
おける書込データの伝送動作を示すタイムチャートであ
る。コントローラ１２はクロック出力回路２７からクロ
ックＣＬＫを常時出力し、出力書込データの伝送する時
には、データ出力回路２２からクロックＣＬＫに同期し
て書込データＤｉｎ（ａ）を出力する。ここではＤＤＲ
方式を使用するから、クロックＣＬＫの立ち上がりエッ
ジと立ち下がりエッジの両方に同期して書込データＤｉ
ｎ（ａ）を変化させる。従って、図１３に示すように、
コントローラ１２から出力されたクロックＣＬＫ（ａ）
と書込データＤｉｎ（ａ）は同じ位相である。
おける書込データの伝送動作を示すタイムチャートであ
る。コントローラ１２はクロック出力回路２７からクロ
ックＣＬＫを常時出力し、出力書込データの伝送する時
には、データ出力回路２２からクロックＣＬＫに同期し
て書込データＤｉｎ（ａ）を出力する。ここではＤＤＲ
方式を使用するから、クロックＣＬＫの立ち上がりエッ
ジと立ち下がりエッジの両方に同期して書込データＤｉ
ｎ（ａ）を変化させる。従って、図１３に示すように、
コントローラ１２から出力されたクロックＣＬＫ（ａ）
と書込データＤｉｎ（ａ）は同じ位相である。
【００３５】コントローラ１２から出力されたクロック
ＣＬＫ（ａ）と書込データＤｉｎ（ａ）は、クロック信
号線１８と書込データバス１６ａを通ってメモリ１３に
伝送される。クロック信号線１８には延長部７１が設け
られているため、ここを通過するとクロックＣＬＫ
（ａ）はクロックの１／４周期分遅延され、図示のＣＬ
Ｋ（ａ’）になる。従って、クロックＣＬＫ（ａ’）は
書込データＤｉｎ（ａ）に対してクロックの１／４周期
分遅延された信号になり、これらがメモリ１３まで伝送
される。前述のように、クロック信号線１８と書込デー
タバス１６ａは並行に設けられており、負荷も等しくな
るように設定されているので、それらの伝搬時間の差
（スキュー）はほとんど無視できる程度である。従っ
て、メモリ１３に到着したクロックＣＬＫ（ｂ）と書込
データＤｉｎ（ｂ）は、図示のように１／４周期ずれた
信号であり、クロックＣＬＫ（ｂ）の変化エッジは、書
込データＤｉｎ（ｂ）を取り込むのに最適なタイミング
である。従って、データ入力回路３２で、クロック入力
回路３７で取り込んだクロックＣＬＫ（ｂ）に同期して
書込データＤｉｎ（ｂ）を取り込めばよい。
ＣＬＫ（ａ）と書込データＤｉｎ（ａ）は、クロック信
号線１８と書込データバス１６ａを通ってメモリ１３に
伝送される。クロック信号線１８には延長部７１が設け
られているため、ここを通過するとクロックＣＬＫ
（ａ）はクロックの１／４周期分遅延され、図示のＣＬ
Ｋ（ａ’）になる。従って、クロックＣＬＫ（ａ’）は
書込データＤｉｎ（ａ）に対してクロックの１／４周期
分遅延された信号になり、これらがメモリ１３まで伝送
される。前述のように、クロック信号線１８と書込デー
タバス１６ａは並行に設けられており、負荷も等しくな
るように設定されているので、それらの伝搬時間の差
（スキュー）はほとんど無視できる程度である。従っ
て、メモリ１３に到着したクロックＣＬＫ（ｂ）と書込
データＤｉｎ（ｂ）は、図示のように１／４周期ずれた
信号であり、クロックＣＬＫ（ｂ）の変化エッジは、書
込データＤｉｎ（ｂ）を取り込むのに最適なタイミング
である。従って、データ入力回路３２で、クロック入力
回路３７で取り込んだクロックＣＬＫ（ｂ）に同期して
書込データＤｉｎ（ｂ）を取り込めばよい。
【００３６】図１４は図１２の第１実施例のシステムに
おける読出データの伝送動作を示すタイムチャートであ
る。読出データを伝送する時、メモリ１３はコントロー
ラ１２からコマンドやアドレス信号などのアクセスに必
要な信号を受け、内部回路３４からデータＤｏｕｔを読
み出す。ＳＤＲＡＭではこのようなアクセス信号に応じ
て、連続してデータが読み出される。メモリ１３は、読
出データＤｏｕｔが読み出された後のクロックＣＬＫの
最初の立ち上がりエッジから順次クロックＣＬＫに同期
してデータ出力回路３３から読出データＤｏｕｔを出力
する。それと同時に、ストローブ信号出力回路３６から
クロックＣＬＫを出力する。従って、図１４に示すよう
に、読出データＤｏｕｔ（ｂ）とデータストローブ信号
ＤＱＳ（ｂ）は同じ位相の信号である。
おける読出データの伝送動作を示すタイムチャートであ
る。読出データを伝送する時、メモリ１３はコントロー
ラ１２からコマンドやアドレス信号などのアクセスに必
要な信号を受け、内部回路３４からデータＤｏｕｔを読
み出す。ＳＤＲＡＭではこのようなアクセス信号に応じ
て、連続してデータが読み出される。メモリ１３は、読
出データＤｏｕｔが読み出された後のクロックＣＬＫの
最初の立ち上がりエッジから順次クロックＣＬＫに同期
してデータ出力回路３３から読出データＤｏｕｔを出力
する。それと同時に、ストローブ信号出力回路３６から
クロックＣＬＫを出力する。従って、図１４に示すよう
に、読出データＤｏｕｔ（ｂ）とデータストローブ信号
ＤＱＳ（ｂ）は同じ位相の信号である。
【００３７】メモリ１３から出力されたデータストロー
ブ信号ＤＱＳ（ｂ）と読出データＤｏｕｔ（ｂ）は、デ
ータストローブ信号線１７ｂと読出データバス１６ｂを
通ってコントローラ１２に伝送される。前述のように、
データストローブ信号線１７ｂと読出データバス１６ｂ
は並行に設けられており、負荷も等しくなるように設定
されているので、それらの伝搬時間の差（スキュー）は
ほとんど無視できる程度である。しかし、データストロ
ーブ信号線１７ｂには延長部７２が設けられているた
め、ここを通過するとデータストローブ信号ＤＱＳ
（ｂ）はクロックの１／４周期分遅延され、図示のＤＱ
Ｓ（ｂ’）になる。従って、データストローブ信号ＤＱ
Ｓ（ｂ’）は読出データＤｏｕｔ（ｂ）に対してクロッ
クの１／４周期分遅延された信号になり、これらがコン
トローラ１２まで伝送される。従って、コントローラ１
２に到着したデータストローブ信号ＤＱＳ（ａ）と読出
データＤｏｕｔ（ａ）は、図示のように１／４周期ずれ
た信号であり、データストローブ信号ＤＱＳ（ａ）の変
化エッジは、読出データＤｏｕｔ（ａ）を取り込むのに
最適なタイミングである。従って、データ入力回路２３
で、ストローブ信号入力回路２５で取り込んだデータス
トローブ信号ＤＱＳ（ａ）に同期して読出データＤｏｕ
ｔ（ａ）を取り込めばよい。
ブ信号ＤＱＳ（ｂ）と読出データＤｏｕｔ（ｂ）は、デ
ータストローブ信号線１７ｂと読出データバス１６ｂを
通ってコントローラ１２に伝送される。前述のように、
データストローブ信号線１７ｂと読出データバス１６ｂ
は並行に設けられており、負荷も等しくなるように設定
されているので、それらの伝搬時間の差（スキュー）は
ほとんど無視できる程度である。しかし、データストロ
ーブ信号線１７ｂには延長部７２が設けられているた
め、ここを通過するとデータストローブ信号ＤＱＳ
（ｂ）はクロックの１／４周期分遅延され、図示のＤＱ
Ｓ（ｂ’）になる。従って、データストローブ信号ＤＱ
Ｓ（ｂ’）は読出データＤｏｕｔ（ｂ）に対してクロッ
クの１／４周期分遅延された信号になり、これらがコン
トローラ１２まで伝送される。従って、コントローラ１
２に到着したデータストローブ信号ＤＱＳ（ａ）と読出
データＤｏｕｔ（ａ）は、図示のように１／４周期ずれ
た信号であり、データストローブ信号ＤＱＳ（ａ）の変
化エッジは、読出データＤｏｕｔ（ａ）を取り込むのに
最適なタイミングである。従って、データ入力回路２３
で、ストローブ信号入力回路２５で取り込んだデータス
トローブ信号ＤＱＳ（ａ）に同期して読出データＤｏｕ
ｔ（ａ）を取り込めばよい。
【００３８】以上説明したように、第１実施例では、デ
ータを送信する場合に、一緒に送信されるクロック又は
データストローブ信号に同期して送信データが変化さ
れ、クロック又はデータストローブ信号は一緒に送信さ
れたデータを取り込むのに適するように途中で位相がず
らされる。従って、コントローラ又はメモリでクロック
又はデータストローブ信号の位相をずらす必要はなく、
ＤＬＬ回路が必要ない。なお、チップ内部の配線や負荷
のために、受信したクロック又はデータストローブ信号
をデータ入力回路に供給した場合の遅れが無視できない
場合には、受信したクロック又はデータストローブ信号
とデータ入力回路に供給する信号の位相を完全に一致さ
せるために０°ＤＬＬ回路を使用してもよい。その場合
でも、０°ＤＬＬ回路は９０°ＤＬＬ回路に比べてジッ
タは少なく、精度低下などの問題は生じない。
ータを送信する場合に、一緒に送信されるクロック又は
データストローブ信号に同期して送信データが変化さ
れ、クロック又はデータストローブ信号は一緒に送信さ
れたデータを取り込むのに適するように途中で位相がず
らされる。従って、コントローラ又はメモリでクロック
又はデータストローブ信号の位相をずらす必要はなく、
ＤＬＬ回路が必要ない。なお、チップ内部の配線や負荷
のために、受信したクロック又はデータストローブ信号
をデータ入力回路に供給した場合の遅れが無視できない
場合には、受信したクロック又はデータストローブ信号
とデータ入力回路に供給する信号の位相を完全に一致さ
せるために０°ＤＬＬ回路を使用してもよい。その場合
でも、０°ＤＬＬ回路は９０°ＤＬＬ回路に比べてジッ
タは少なく、精度低下などの問題は生じない。
【００３９】第１実施例では、コントローラ１２とメモ
リ群の間に、クロック信号及びデータストローブ信号を
遅延させるための延長部を設けた。信号は１ｎｓで約３
０ｃｍ進むので、例えばクロック周波数が２５０ＭＨｚ
であれば１／４周期は１ｎｓであり、延長部は１５ｃｍ
を往復する経路が必要である。コントローラとメモリ群
は密に配置されているため、コントローラとメモリ群の
間にこのようなスペースを取るのが難しい場合がある。
第２実施例はそのような条件に対処した実施例である。
リ群の間に、クロック信号及びデータストローブ信号を
遅延させるための延長部を設けた。信号は１ｎｓで約３
０ｃｍ進むので、例えばクロック周波数が２５０ＭＨｚ
であれば１／４周期は１ｎｓであり、延長部は１５ｃｍ
を往復する経路が必要である。コントローラとメモリ群
は密に配置されているため、コントローラとメモリ群の
間にこのようなスペースを取るのが難しい場合がある。
第２実施例はそのような条件に対処した実施例である。
【００４０】図１５は、第２実施例のメモリサブシステ
ムの構成を示す図であり、（１）が全体構成を、（２）
が基本構成を示す。第１実施例と比べて明らかなよう
に、第２実施例のシステムは第１実施例と類似の構成で
あり、異なるのは、クロック信号線１８の延長部７１が
コントローラ１２の外側に、データストローブ信号線１
７ｂの延長部７２がメモリ群の外側に設けられている点
である。クロック発生回路１０からコントローラ１２に
クロックを供給する信号線が設けられているが、この信
号線を途中で分岐し、コントローラ１２の外側に設けた
延長部７１の一方に接続する。そして延長部７１の他方
をクロック信号線１８に接続する。各メモリからのデー
タストローブ信号線は一旦群毎にまとめた上で、コント
ローラ１２に接続されるデータストローブ信号線１７ｂ
に接続する。例えば、図１１の（１）に示した複数のメ
モリ群が設けられている場合には、各メモリ群毎に延長
部７２を設け、各群毎にデータストローブ線をまとめた
上で対応する延長部７２を介してコントローラ１２に接
続されるデータストローブ線１７ｂに接続する。
ムの構成を示す図であり、（１）が全体構成を、（２）
が基本構成を示す。第１実施例と比べて明らかなよう
に、第２実施例のシステムは第１実施例と類似の構成で
あり、異なるのは、クロック信号線１８の延長部７１が
コントローラ１２の外側に、データストローブ信号線１
７ｂの延長部７２がメモリ群の外側に設けられている点
である。クロック発生回路１０からコントローラ１２に
クロックを供給する信号線が設けられているが、この信
号線を途中で分岐し、コントローラ１２の外側に設けた
延長部７１の一方に接続する。そして延長部７１の他方
をクロック信号線１８に接続する。各メモリからのデー
タストローブ信号線は一旦群毎にまとめた上で、コント
ローラ１２に接続されるデータストローブ信号線１７ｂ
に接続する。例えば、図１１の（１）に示した複数のメ
モリ群が設けられている場合には、各メモリ群毎に延長
部７２を設け、各群毎にデータストローブ線をまとめた
上で対応する延長部７２を介してコントローラ１２に接
続されるデータストローブ線１７ｂに接続する。
【００４１】第１及び第２実施例では、メモリ１３は受
信したクロックＣＬＫをデータストローブ信号として出
力していた。従って、メモリ１３に到達したクロックＣ
ＬＫをそのままデータストローブ信号として戻すことも
可能である。第３実施例は、データストローブ信号とし
てクロックＣＬＫを戻すようにした実施例である。図１
６は、第３実施例のメモリサブシステムの構成を示す図
である。図示のように、第２実施例のシステムと類似の
構成を有し、異なるのは、クロック信号線１８がメモリ
１３の部分でストローブ信号線１７ｂに接続され、接続
部分にコイルで構成される遅延回路７３が設けられてい
る点と、メモリ１３にはストローブ信号出力回路が設け
られていない点である。遅延回路７３は、広く使用され
ているディレイラインであり、コイルとその前後に設け
られた２個のインバータを有する。コイルのインダクタ
ンスを適当に設定することにより、通過する信号を所定
量遅延させる。
信したクロックＣＬＫをデータストローブ信号として出
力していた。従って、メモリ１３に到達したクロックＣ
ＬＫをそのままデータストローブ信号として戻すことも
可能である。第３実施例は、データストローブ信号とし
てクロックＣＬＫを戻すようにした実施例である。図１
６は、第３実施例のメモリサブシステムの構成を示す図
である。図示のように、第２実施例のシステムと類似の
構成を有し、異なるのは、クロック信号線１８がメモリ
１３の部分でストローブ信号線１７ｂに接続され、接続
部分にコイルで構成される遅延回路７３が設けられてい
る点と、メモリ１３にはストローブ信号出力回路が設け
られていない点である。遅延回路７３は、広く使用され
ているディレイラインであり、コイルとその前後に設け
られた２個のインバータを有する。コイルのインダクタ
ンスを適当に設定することにより、通過する信号を所定
量遅延させる。
【００４２】図１７と図１８は、第３実施例のシステム
における書込データと読出データの伝送動作を示すタイ
ムチャートである。動作内容は、第１実施例のものとほ
ぼ同じであり、詳しい説明は省略する。以上、クロック
のデューティ比が５０％で、クロックの立ち上がりエッ
ジと立ち下がりエッジでデータを出力及び取り込めると
して説明したが、クロックのデューティ比が５０％から
ずれている場合には、コントローラ及びメモリにそれぞ
れ１８０°ＤＬＬ回路を設ける必要がある。しかし、こ
の場合でも１／４周期位相がずれた信号を発生させる必
要はない。１８０°ＤＬＬ回路は、図１０の９０°ＤＬ
Ｌ回路５１においてディレイ回路を２段とすれば実現で
き、９０°ＤＬＬ回路に比べてジッタは半分になる。
における書込データと読出データの伝送動作を示すタイ
ムチャートである。動作内容は、第１実施例のものとほ
ぼ同じであり、詳しい説明は省略する。以上、クロック
のデューティ比が５０％で、クロックの立ち上がりエッ
ジと立ち下がりエッジでデータを出力及び取り込めると
して説明したが、クロックのデューティ比が５０％から
ずれている場合には、コントローラ及びメモリにそれぞ
れ１８０°ＤＬＬ回路を設ける必要がある。しかし、こ
の場合でも１／４周期位相がずれた信号を発生させる必
要はない。１８０°ＤＬＬ回路は、図１０の９０°ＤＬ
Ｌ回路５１においてディレイ回路を２段とすれば実現で
き、９０°ＤＬＬ回路に比べてジッタは半分になる。
【００４３】以上、本発明を、図７に示した片方向スト
ローブ方式に適用した実施例について説明したが、本発
明は同期信号が１方向に送信される信号線を使用する構
成であればどのような場合にも適用可能である。
ローブ方式に適用した実施例について説明したが、本発
明は同期信号が１方向に送信される信号線を使用する構
成であればどのような場合にも適用可能である。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
クロック信号線及びデータストローブ信号線に、延長部
又はディレイラインなどの遅延回路を設けることによ
り、コントローラやメモリにＤＬＬ回路を搭載せずに、
また搭載する場合でも最小限の個数や段数で、データの
取込みを良好なタイミングで行うことができる。そのた
め、ジッタが生じなくなり、ジッタが生じる場合でも小
さくできる。
クロック信号線及びデータストローブ信号線に、延長部
又はディレイラインなどの遅延回路を設けることによ
り、コントローラやメモリにＤＬＬ回路を搭載せずに、
また搭載する場合でも最小限の個数や段数で、データの
取込みを良好なタイミングで行うことができる。そのた
め、ジッタが生じなくなり、ジッタが生じる場合でも小
さくできる。
【図１】メモリサブシステムの従来の構成例を示す図で
ある。
ある。
【図２】メモリサブシステムの同期方式に関する従来の
構成例を示す図である。
構成例を示す図である。
【図３】図２のシステムにおけるデータの入出力動作を
示すタイムチャートである。
示すタイムチャートである。
【図４】双方向ストローブ方式のシステムの構成を示す
図である。
図である。
【図５】双方向ストローブ方式のシステムにおける書込
データの伝送動作を示すタイムチャートである。
データの伝送動作を示すタイムチャートである。
【図６】双方向ストローブ方式のシステムにおける読出
データの伝送動作を示すタイムチャートである。
データの伝送動作を示すタイムチャートである。
【図７】従来の片方向ストローブ方式のシステムの構成
を示す図である。
を示す図である。
【図８】従来の片方向ストローブ方式のシステムにおけ
る書込データの伝送動作を示すタイムチャートである。
る書込データの伝送動作を示すタイムチャートである。
【図９】従来の片方向ストローブ方式のシステムにおけ
る読出データの伝送動作を示すタイムチャートである。
る読出データの伝送動作を示すタイムチャートである。
【図１０】ＤＬＬ回路を使用したシフトクロック生成回
路の構成を示す図である。
路の構成を示す図である。
【図１１】本発明の第１実施例のメモリサブシステムの
構成を示す図である。
構成を示す図である。
【図１２】第１実施例の基本構成を示す図である。
【図１３】第１実施例における書込データの伝送動作を
示すタイムチャートである。
示すタイムチャートである。
【図１４】第１実施例における読出データの伝送動作を
示すタイムチャートである。
示すタイムチャートである。
【図１５】本発明の第２実施例のメモリサブシステムの
構成を示す図である。
構成を示す図である。
【図１６】本発明の第３実施例のメモリサブシステムの
構成を示す図である。
構成を示す図である。
【図１７】第３実施例における書込データの伝送動作を
示すタイムチャートである。
示すタイムチャートである。
【図１８】第３実施例における読出データの伝送動作を
示すタイムチャートである。
示すタイムチャートである。
１０…クロック源（クロック発生回路） １１…クロック分配回路 １２…コントローラ １３…メモリ（ＤＩＭＭ） １６…データバス １６ａ…書込データバス １６ｂ…読出データバス １７ｂ…データストローブ信号線 １８…クロック信号線 ２１、２６、３１…シフトクロック発生回路 ２２、３３…データ出力回路 ２３、３２…データ入力回路 ２５…ストローブ信号入力回路 ２７…クロック出力回路 ３６…ストローブ信号出力回路 ３７…クロック入力回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 光徳 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 竹前 寿博 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 田口 眞男 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (11)
- 【請求項１】 クロックを供給するクロック源と、 クロックに同期して動作する少なくとも１つのメモリ
と、 該メモリとのデータの入出力を制御するコントローラ
と、 該コントローラと前記メモリの間でデータ信号を伝送す
るデータ信号線と、 該データ信号線に並行に設けられ、前記メモリへ前記ク
ロックを伝送するクロック信号線と、 前記データ信号線に並行に設けられ、前記コントローラ
へデータストローブ信号を伝送するデータストローブ信
号線とを備え、 前記コントローラには前記クロック源から前記クロック
が供給され、前記コントローラは、前記メモリへ書込デ
ータを伝送する時には、前記クロックの変化エッジで前
記書込データを変化させ、 前記メモリは、前記コントローラへ読出データを伝送す
る時には、前記データストローブ信号の変化エッジで前
記読出データを変化させるメモリサブシステムにおい
て、 前記クロック信号線は、前記クロックに所定の遅延を生
じるクロック遅延回路を備え、 前記データストローブ信号線は、前記データストローブ
信号に所定の遅延を生じるデータストローブ遅延回路を
備え、 前記メモリは、受信した前記クロックの前記変化エッジ
で前記書込データを取込むデータ入力回路を備え、 前記コントローラは、受信した前記データストローブ信
号の前記変化エッジで前記読出データを取込むデータ入
力回路を備えることを特徴とするメモリサブシステム。 - 【請求項２】 請求項１に記載のメモリサブシステムで
あって、 前記所定の遅延は、前記書込データ及び前記読出データ
の最小変化周期の１／２の時間であるメモリサブシステ
ム。 - 【請求項３】 請求項１又は２に記載のメモリサブシス
テムであって、 前記クロック遅延回路と前記データストローブ遅延回路
は、前記クロック信号線と前記データストローブ信号線
の信号伝搬時間を長くするように配線を長くした回路で
あるメモリサブシステム。 - 【請求項４】 請求項１又は２に記載のメモリサブシス
テムであって、 前記クロック遅延回路と前記データストローブ遅延回路
は、ディレイ素子を使用したディレイラインであるメモ
リサブシステム。 - 【請求項５】 請求項１から４のいずれか１項に記載の
メモリサブシステムであって、 前記クロック信号線と前記データストローブ信号線は、
インピーダンスが整合しているメモリサブシステム。 - 【請求項６】 請求項１から５のいずれか１項に記載の
メモリサブシステムであって、 前記クロック遅延回路と前記データストローブ遅延回路
は、前記クロック信号線と前記データストローブ信号線
の前記コントローラと前記メモリの間の部分に設けられ
ているメモリサブシステム。 - 【請求項７】 請求項１から５のいずれか１項に記載の
メモリサブシステムであって、 前記クロック遅延回路と前記データストローブ遅延回路
は、前記コントローラと前記メモリの外側に設けられて
いるメモリサブシステム。 - 【請求項８】 請求項１から７のいずれか１項に記載の
メモリサブシステムであって、 前記クロック信号線は前記コントローラから前記メモリ
に延び、 前記コントローラは、前記クロック源から供給された前
記クロックを、前記クロック信号線に出力するメモリサ
ブシステム。 - 【請求項９】 請求項１から７のいずれか１項に記載の
メモリサブシステムであって、 前記クロック源から前記コントローラに前記クロックを
供給する信号線は、分岐されて前記クロック信号線に接
続されているメモリサブシステム。 - 【請求項１０】 請求項１から７のいずれか１項に記載
のメモリサブシステムであって、 前記クロック源から前記クロック信号線に前記クロック
を供給する信号線を、前記クロック源から前記コントロ
ーラに前記クロックを供給する信号線に並行に設けたメ
モリサブシステム。 - 【請求項１１】 請求項１から１０のいずれか１項に記
載のメモリサブシステムであって、 前記データストローブ信号は、前記メモリが受信した前
記クロックであり、 前記メモリは、前記コントローラへ読出データを伝送す
る時には、受信した前記クロックの変化エッジで前記読
出データを変化させ、 前記データストローブ信号線は、前記メモリの付近で、
前記クロック信号線に接続されているメモリサブシステ
ム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17996997A JP3929116B2 (ja) | 1997-07-04 | 1997-07-04 | メモリサブシステム |
| TW086116931A TW351787B (en) | 1997-07-04 | 1997-11-13 | Memory subsystem capable of high speed data transfer |
| US08/970,086 US6397312B1 (en) | 1997-07-04 | 1997-11-13 | Memory subsystem operated in synchronism with a clock |
| KR1019970063317A KR100271724B1 (ko) | 1997-07-04 | 1997-11-27 | 메모리 서브 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17996997A JP3929116B2 (ja) | 1997-07-04 | 1997-07-04 | メモリサブシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1125029A true JPH1125029A (ja) | 1999-01-29 |
| JP3929116B2 JP3929116B2 (ja) | 2007-06-13 |
Family
ID=16075154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17996997A Expired - Fee Related JP3929116B2 (ja) | 1997-07-04 | 1997-07-04 | メモリサブシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6397312B1 (ja) |
| JP (1) | JP3929116B2 (ja) |
| KR (1) | KR100271724B1 (ja) |
| TW (1) | TW351787B (ja) |
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