JPH11328963A - メモリ・システム、半導体メモリ装置およびシンクロナス・メモリ装置の動作方法 - Google Patents

メモリ・システム、半導体メモリ装置およびシンクロナス・メモリ装置の動作方法

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JPH11328963A
JPH11328963A JP11096552A JP9655299A JPH11328963A JP H11328963 A JPH11328963 A JP H11328963A JP 11096552 A JP11096552 A JP 11096552A JP 9655299 A JP9655299 A JP 9655299A JP H11328963 A JPH11328963 A JP H11328963A
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clock
memory device
terminal
coupled
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Joo Sun Choi
ジュ ソン チョイ
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Abstract

(57)【要約】 【課題】 本願発明はメモリ回路の全体速度および帯域
幅を改善させるシンクロナス・メモリ装置のための多様
な技術および新しい構造を提供する。 【解決手段】 一実施形態において、２つの独立的なク
ロック・ピンＣＬＫ，／ＣＬＫがデータ・ウィンドウお
よびメモリ帯域幅を改善させるために提供される。他の
実施形態では、メモリ装置が雑音およびクロストークに
影響を少なく受けるようにするシンクロナス・メモリの
ピン−アウト構造を提供し、メモリ・システムでより融
通性あるデータ処理のためのバイト−制御可能構造を提
供する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明はメモリ・システム、
半導体メモリ装置およびシンクロナス・メモリ装置の動
作方法に関し、特にシンクロナス半導体メモリのための
改善されたインタフェースおよびピン−アウトに関する
ものである。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセスメモ
リ（ＤＲＡＭ）のようなメモリ回路の速度を改善するた
めに、システム・クロックに応答して動作する次世代メ
モリ回路が開発されてきた。システム・クロックはメモ
リ回路が関連制御機と同期して動作できるようにする。
したがって、読み出しおよび書き込み動作はシステム・
クロックのいかなる一エッジ、通例的には立ち上がりエ
ッジ（ｒｉｓｉｎｇ ｅｄｇｅ）に同期される。
【０００３】図１を参照すれば、単一クロック・シンク
ロナス・メモリ装置１００を利用する従来システムの簡
略図が図示されている。
【０００４】固有微分クロック発生器１０２はクロック
信号ＣＬＫを発生させてメモリ装置１００に提供する。
既存のシステムにおいて、固有微分クロック発生器１０
２は通例的にシステムの多様な動作を誘発するクロック
信号ＣＬＫの立ち上がりエッジ・タイミングだけを保証
することが要求される。５０％デューティー・サイクル
（ｄｕｔｙ ｃｙｃｌｅ）を持たないクロック信号を発
生させるクロック信号ＣＬＫの立下りエッジには１５％
ないし３０％の変動がある。これは全てのシステム活動
がクロック信号ＣＬＫの立ち上がりエッジに同期される
ため許容可能である。
【０００５】図２は従来技術に係る単一クロック・メモ
リ装置の読み出し動作を図示したタイミング図である。
【０００６】図示した通り、自身のタイミングで変動を
表す立下りエッジが完全に無視される反面に、読み出し
命令およびデータ出力は全部ＣＬＫ信号の立ち上がりエ
ッジで発生する。したがって、例えば１０ｎｓ周期を持
つ所定のＣＬＫ信号が与えられるならば、立下りエッジ
での１５％変動はデータ処理のために約３．５ｎｓウィ
ンドウだけを残す。
【０００７】メモリの同期動作はパイプライニング（ｐ
ｉｐｅｌｉｎｉｎｇ）のような回路技術の使用を許すこ
とによってメモリ回路の速度および帯域を改善させた。
しかし、関連ＤＲＡＭよりはるかに速く動作する所定の
現在のマイクロプロセッサー等が与えられるならば、大
きい帯域幅を持つ速いメモリチップが要求される。
【０００８】
【発明が解決しようとする課題】したがって、本発明は
メモリ回路の全体速度および帯域幅を改善させるシンク
ロナス・メモリをクロッキング（ｃｌｏｃｋｉｎｇ）さ
せるための多様な技術および新しい構造を提供する。
【０００９】一実施形態において、本発明は相補的な２
つのクロック信号を受信して２つのクロック信号に応答
して動作するシンクロナス・メモリ回路を提供する。
【００１０】互いに反対の相補的な２つのクロック信号
を受信する２つのクロック・ピンの提供はデータを処理
するためのメモリ回路に対する広い時間ウィンドウおよ
び関連制御機を生成してデータ帯域幅および信号強度を
増加させる。
【００１１】本発明の他の側面はシンクロナス・メモリ
回路のためのパッケージ・ピン−アウトを修正してクロ
ック信号を受信するピンのようなデータ・ストローブ・
ピン（ｄａｔａ ｓｔｒｏｂｅ ｐｉｎ）を雑音がある
ピン（ｎｏｉｓｙ ｐｉｎ）から遠く離れてデータ・ピ
ン近くに移動させる。更に本発明はバイト−制御可能デ
ータ・ストローブ構造を提供する。
【００１２】本実施形態によって、メモリ回路は単一デ
ータ・ストローブ信号の代りに各々が選択されたサブ・
グループのデータ端子専用の２以上のストローブ信号を
受信する。
【００１３】
【課題を解決するための手段】したがって、一実施形態
において、第１周期クロック信号を受信するために結合
された第１クロック端子と、第２周期クロック信号を受
信するために結合された第２クロック端子と、上記第１
クロック端子に結合され、上記第１周期クロック信号の
一つのエッジで第１狭帯域パルス（ｎａｒｒｏｗ ｐｕ
ｌｓｅ）を発生させるための第１クロック回路と、上記
第２クロック端子に結合され、上記第２周期クロック信
号の一つのエッジで第２狭帯域パルスを発生させるため
の第２クロック回路を含み、動作の読み出しまたは書き
込みモードの間にそれぞれの上記第１および上記第２狭
帯域パルスはメモリ・データの各ビットの処理を誘発す
ることを特徴とする。
【００１４】もう少し特定の実施形態において、上記第
１周期クロック信号および上記第２周期クロック信号は
互いに相補である。
【００１５】更に、上記第１クロック回路は上記第１ク
ロック信号の立ち上がりエッジで上記第１狭帯域パルス
を発生させ、上記第２クロック回路は上記第２クロック
信号の立ち上がりエッジで上記第２狭帯域パルスを発生
させる。
【００１６】本発明の他の実施形態において、第１周期
クロック信号および上記第１周期クロック信号に相補的
な第２周期クロック信号を発生させるための回路を具備
したクロック発生器と、上記クロック発生器に結合され
たクロック端子を具備し、メモリ・データおよびメモリ
制御信号等の流れを制御するための回路を具備するメモ
リ制御機と、上記クロック発生器および上記メモリ制御
機に結合されるシンクロナス・メモリ装置を含み、上記
シンクロナス・メモリ装置は、上記第１周期クロック信
号を受信するために結合された第１クロック端子と、上
記第２周期クロック信号を受信するために結合された第
２クロック端子と、上記第１クロック端子に結合されて
上記第１周期クロック信号の一つのエッジで第１狭帯域
パルス（ｎａｒｒｏｗ ｐｕｌｓｅ）を発生させるため
の第１クロック回路と、上記第２クロック端子に結合さ
れて上記第２周期クロック信号の一つのエッジで第２狭
帯域パルスを発生させるための第２クロック回路を具備
し、一つのデータ・ビットを処理するための時間ウィン
ドウは上記第１狭帯域パルスと上記第２狭帯域パルス間
の一時的な距離により定義されることを特徴とする。
【００１７】もう少し特定の実施形態において、データ
・ストローブ・ピンは電源ピンとデータ・ピン間に置き
直される。
【００１８】また、本発明は外部から提供された第１周
期クロック信号を第１クロック端子で受信する段階と、
外部から提供された第２周期クロック信号( 上記第２周
期クロック信号は上記第１周期クロック信号と相補) を
第２クロック端子で受信する段階と、上記第１周期クロ
ック信号のそれぞれの連続的な立ち上がりエッジで第１
の一連の連続的な狭帯域パルスを発生させる段階と、上
記第２周期クロック信号のそれぞれの連続的な立ち上が
りエッジで第２の一連の連続的な狭帯域パルスを発生さ
せる段階と、選択的な方式で上記第１および上記第２の
一連の連続的な狭帯域パルス( 上記第１および第２の一
連のそれぞれの狭帯域パルスは１ビットのメモリ・デー
タ処理を誘発させる）に応答して複数ビットのメモリ・
データを連続的に処理する段階とを含むシンクロナス・
メモリ装置の動作方法を提供する。
【００１９】また別の実施形態において、ＳＤＲＡＭ
（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）のような第１世
代のシンクロナス・メモリ装置はクロッキング構造で説
明される図１に図示されたようなシステムと類似に動作
する。
【００２０】次世代シンクロナス・メモリ装置はクロッ
ク信号の２つのエッジを使用してデータ速度が２倍にな
るようにする。いわゆる二重データ速度（ＤＤＲ）ＳＤ
ＲＡＭはプロセシング・メモリ・データでクロックの２
つのエッジを皆使用することによって認識できる程度の
速度改善を提供する。それぞれの次世代生産品が上位互
換を維持するための通例的にメモリ産業での強力な要求
が存在する。
【００２１】例えば、通例的にＤＲＡＭ生産者および供
給者はボード上の既存ソケット（ｓｏｃｋｅｔ）が新し
いパーツを受けるようにするためにそれぞれの次世代Ｄ
ＲＡＭに対してできる限りパッケージ上で同じピンの位
置を維持しようとする傾向がある。
【００２２】この方法は経済的で明白な長所を提供する
が、本発明はこの方法とは違うようにＤＤＲ ＳＤＲＡ
Ｍのような高速クロック・メモリ装置等の機能をより一
層よく提供する他の構造を提供する。
【００２３】
【発明の実施の形態】図３を参照すれば、本発明の一実
施形態によってシンクロナス・メモリ装置を利用するシ
ステムのブロック図が図示される。特に、本発明はＤＤ
Ｒ ＳＤＲＡＭに最も適合してＳＤＲＡＭと関連して記
述される。しかし、ＳＤＲＡＭの使用は説明の便宜だけ
を目的とするものであり、本発明がシンクロナス・グラ
フィックＤＲＡＭ（ＳＧＤＲＡＭ）のようなＤＤＲ Ｓ
ＤＲＡＭよりはメモリ装置に適用できるということが理
解されなければならない。
【００２４】図３のシステムは制御機３０２により供給
されるクロック信号ＣＬＯＣＫからの相補的なクロック
信号ＣＬＫ，／ＣＬＫを発生させる固有微分クロック発
生器３００を含む。信号ＣＬＫ，／ＣＬＫはシンクロナ
ス・メモリ装置３０２の２入力端子を連結する。
【００２５】シンクロナス・メモリ装置３０４内の内部
クロック回路３０６は例えば、信号ＣＬＫ，／ＣＬＫの
各エッジ中の立ち上がりエッジで狭帯域パルス（ｎａｒ
ｒｏｗ ｐｕｌｓｅ）を発生させる。結果信号Ｅ．Ｐ，
Ｏ．Ｐ（ＥＶＥＮ Ｐ，ＯＤＤ Ｐ）は偶数および奇数
メモリコア回路を各々動作させる。
【００２６】シンクロナス・メモリ装置３０４と制御機
３０２間のインタフェースは制御機３０２内部のアドレ
ス／制御ロジック・ユニット３１により発生されるメモ
リ・アドレスおよび制御情報を運搬するアドレス／制御
バス３０８を含む。
【００２７】両方向データ・バス（ＤＱ）３１０は制御
機３０２内部のシンクロナス・メモリ装置３０４と書き
込み制御および読み出し制御ロジック３２，３３間のメ
モリ・データを運搬する。データ・ストローブ・バス
（ＤＱＳ）３１２はシンクロナス・メモリ装置３０４か
ら制御機内部のデータ・ストローブ・ステアリング回路
（ｄａｔａ ｓｔｒｏｂｅ ｓｔｅｅｒｉｎｇ ｃｉｒ
ｃｕｉｔ）３４にデータ・ストローブ信号（ＤＱＳ）を
運搬する。データ・マスク・バス（ＤＱＭ）３１４は制
御機３０２内部のＤＱＭ制御ロジック３５からＳＤＲＡ
Ｍ３０６へのデータ・マスク情報（ＤＱＭ）を運搬す
る。
【００２８】図４は読み出しモードで待ち時間（ｌａｔ
ｅｎｃｙ）２を持つシンクロナス・メモリ装置の動作を
説明するタイミング図である。
【００２９】狭帯域パルスＥＶＥＮ Ｐ，ＯＤＤ Ｐは
ＣＬＫおよび／ＣＬＫの立ち上がりエッジで各々発生さ
れる。読み出し命令はＣＬＫの立ち上がりエッジで発生
され、ＣＬＫおよび／ＣＬＫ信号の全体の各立ち上がり
エッジで出力されるデータより２クロック・サイクル遅
い（すなわち、ｌａｔｅｎｃｙ＝２）読み出しデータが
発生される。
【００３０】固有微分クロック発生器３００は立ち上が
りエッジで最小ジッターを各々表す信号ＣＬＫ，／ＣＬ
Ｋを発生させる。例えば、ＣＬＫおよび／ＣＬＫの立ち
上がりエッジでの制限された５％変動および１０ｎｓク
ロック周期を持てば、４．５ｎｓほど大きいデータ・ウ
ィンドウ（ｗｉｎｄｏｗ）がメモリおよび制御機に使用
できるようになる。
【００３１】したがって、本発明はデータ・ウィンドウ
を増加させてデータを処理する制御機およびメモリに多
くの時間を提供する。これは回路設計を容易にして信号
強度を改善させる。大きいデータ・ウィンドウは例え
ば、オーバーシュートおよびアンダーシュートの条件に
より発生される雑音の影響を減少させるので、信号強度
は改善される。
【００３２】図３のメモリ装置３０４は外部クロック信
号ＣＬＫ，／ＣＬＫを受信するために２つのクロック・
ピンを必要とする。上記した通り、２つのクロック・ピ
ンを必要とする点で一つのクロック・ピンを持つ現世代
ＳＤＲＡＭと上方から下方に対する上位互換性（ｄｏｗ
ｎｗａｒｄ ｃｏｍｐａｔｉｂｉｌｉｔｙ）を維持する
従来技術の方法とは違っている。
【００３３】図５は上位互換可能でもっぱら一つのクロ
ック・ピン（３８番ピン）を要求する従来のＳＤＲＡＭ
を図示する。図６はＣＬＫ（４０番ピンから）および／
ＣＬＫ（４１番ピンから）を受信するために２つのクロ
ック・ピンを含む本発明に係る５８ピンＳＤＲＡＭパッ
ケージの例示的な実施形態である。
【００３４】本発明に係るＳＤＲＡＭは上位互換が不可
能で、データ処理量および帯域幅を増加させ、信号強度
を改善させて設計を容易にする。従来のピン−アウト構
造を改善した本発明の他の実施形態はデータ・ストロー
ブ信号（ＤＱＳ）に関するものである。次世代ＳＤＲＡ
Ｍは読み出しおよび書き込み動作の間のデータ整列を目
的としてデータ・ストローブ信号を導入した。これは同
時に読み出しデータが転移され、書き込みデータがスト
ローブ・イン（ｓｔｒｏｂｅ ｉｎ）されるようにする
データ・ストローブ・ピン（ＤＱＳ）を付加した。
【００３５】図５をまた参照すれば、従来技術はクロッ
ク関連信号ＣＬＫ（３８番ピン）およびＣＫＥ（３７番
ピン）と近い３６番ピンでのＱＳにある。この配列は多
くの短所を含む。
【００３６】本来、高い周波数クロック信号は隣接環境
に相当な雑音を挿入し、反対にＤＱＳ信号の品質に影響
を与える。データ・ピンから遠く離れていれば、読み出
しまたは書き込みデータのタイミングと関連したＤＱＳ
転移タイミングでポテンシャル・スキュー（ｐｏｔｅｎ
ｔｉａｌ ｓｋｅｗ）を引き起こす。
【００３７】出力データが転移される時間と正確に同じ
時間にＤＱＳがトグル（ｔｏｇｇｌｅ）されることはと
ても重要である。したがって、そのようなスキューは望
ましくない。更に、（例えば、システム・ボード上で）
ＤＱＳおよびデータ・ピン等は通例的にグループで一緒
に外部にバス（ｂｕｓ）される。データ・ピンとＤＱＳ
間にクロック・ピン（または他のピン等）を含んでいれ
ば、ボード上に度々互いに交差しなければならないバス
を生成する。これは望ましくないクロストーク雑音の可
能性を増加させる。
【００３８】このような短所を全部除去するために、本
発明はデータ・ストローブ（ＤＱＳ）ピンを雑音がある
クロック関連ピンから遠く離れてデータ・ピンの近くに
位置付ける。
【００３９】図６に図示した例示的な実施形態におい
て、ＤＱＳ（４５番ピン）はＶＳＳ（４４番ピン）とＤ
Ｑ８（４６番ピン）間に位置される。上位互換性を維持
する従来技術とは異なるが、結果はＤＱＳ信号の強度を
かなり改善する。シンクロナス・メモリの性能を改善さ
せる本発明のまた別の側面は一つ以上のデータ・ストロ
ーブ信号を使用することである。
【００４０】図７を参照すれば、本発明に係る６６ピン
・シンクロナス・メモリ装置のためのパッケージ・ピン
−アウトの他の例示的な実施形態が図示されている。ま
たピン−アウトは２つのクロック・ピン（ＣＬＫ（４５
番ピン）、／ＣＬＫ（４６番ピン））を含むが、単一デ
ータ・ストローブ・ピン（ＤＳＱ）の代りに別途の２つ
のデータ・ストローブ・ピン（ＵＱＳ（５１番ピン）、
ＬＱＳ（１６番ピン））を提供する。
【００４１】本実施形態は２バイトのデータに対して別
途のストローブ信号を提供する。すなわち、上位バイト
・データ（ＤＱ８ないしＤＱ１５）は上位ストローブ信
号（ＵＱＳ）により制御され、下位バイト・データ（Ｄ
Ｑ０ないしＤＱ７）は下位ストローブ信号（ＬＱＳ）に
より制御される。
【００４２】この配列はデータ入力を処理できる広いデ
ータ・バス、例えば８ビット幅のバイトを持つメモリ・
システムで有利である。すなわち、所定のメモリ・シス
テムにおいて、データ・バスは他の時間に有効な個別的
なバイトを運搬する。
【００４３】したがって、システムがデータ・バス上の
種々のバイト・データを別々に処理するようにすること
が望ましい。単一ＤＱＳ信号は単一グループ・データを
同時に処理するようにし、２つのＤＱＳ信号は２バイト
・データを同時に処理するようにする。この方式で、本
発明はバイト−制御データ・ストローブ構造（ｓｃｈｅ
ｍｅ）を提供する。
【００４４】図７に図示した本発明の例示的な実施形態
によって、シンクロナス・メモリ装置は２つのデータ・
ストローブ・ピン（ＵＱＳ，ＬＱＳ）で動作する。２つ
のデータ・ストローブ・ピン（１６番ピン，５１番ピ
ン）は雑音があるクロック・ピンから離れてデータ・ピ
ンに近く置かれることが望ましい。
【００４５】図７の実施形態において、ＵＱＳが電源ピ
ン（ＶＳＳＱの５２番ピン）と非連結ピン（５０番ピ
ン）間にある５１番ピンに割り当てられれば、ＬＱＳが
電源ピン（ＶＤＤＱの１５番ピン）と非連結ピン（１７
番ピン）間にある１６番ピンに割り当てられる。
【００４６】本実施形態において、データ・ストローブ
・ピン等はクロック・ピンから遠く離れてデータ・ピン
の近くに置かれることが望ましいということに注目しな
ければならない。
【００４７】本発明に開示されたようなバイト−制御可
能性は２バイト・データを独立的に制御するための２つ
のデータ・ストローブ・ピンに制限されなくて、応用お
よびメモリの大きさによって多数のデータ・ストローブ
信号が大きいバイト・データを独立的に処理するために
提供されていることができるということが分かるはずで
ある。
【００４８】更に、別途のデータ・ストローブ・ピンを
持つことはデータ配列の正確度を増加させるために相補
的なＤＱＳ信号がメモリ装置に提供されることができる
種々実施形態を許容する。
【００４９】相補的な一対のＤＱＳ信号はジッター効果
およびデューティー・サイクル変動をだいぶ減少させる
内部のストローブ信号を発生させるメモリ装置により内
部的に使われることができる。しかし、本実施形態は一
対以上のデータ・ストローブ信号が提供されていないと
バイト−制御可能性を許さない。
【００５０】結論的に、本発明はシンクロナス・メモリ
装置およびシステムの性能を改善するための多様な技術
を提供する。一実施形態において、２つのクロック・ピ
ンを提供することはデータ・ウィンドウおよび帯域幅を
改善させるのに助けを与える。
【００５１】他の実施形態はメモリ装置が雑音およびク
ロストークに強くさせるピン−アウト構造を提供し、ま
た別の実施形態において、本発明はメモリ・システムで
データを処理するためのバイト−制御可能構造を提供す
る。
【００５２】上記したことが本発明の望ましい実施形態
の説明であるが、色々な置換、変更および等価物を使用
することができる。したがって、本発明の範囲は上記し
た説明だけでなく、添付された請求項とそれらの全体範
囲の等価物によって決定されなければならない。
【００５３】
【発明の効果】上記のような本発明は、データ・ウィン
ドウおよび帯域幅を改善させ、雑音およびクロストーク
に強いメモリを提供し、バイト−制御を可能にする効果
がある。
【図面の簡単な説明】
【図１】単一クロック・シンクロナス・メモリ装置を利
用する従来技術に係るシステムの簡略図である。
【図２】従来技術に係る単一クロック・シンクロナス・
メモリ装置の読み出し動作を図示したタイミング図であ
る。
【図３】本発明に係るシンクロナス・メモリ装置を利用
したシステムのブロック図である。
【図４】読み出しモードで本発明に係る二重クロック・
シンクロナス・メモリ回路の動作を図示したタイミング
図である。
【図５】従来技術に係るシンクロナス・メモリ装置のた
めのパッケージ・ピン−アウトの例示的な説明図であ
る。
【図６】本発明に係るシンクロナス・メモリ装置のため
のパッケージ・ピン−アウトの例示的な実施形態を示す
説明図である。
【図７】本発明に係るシンクロナス・メモリ装置のため
のパッケージ・ピン−アウトの他の実施形態を示す説明
図である。
【符号の説明】
３１ アドレス／制御ロジック ３２ 書き込み制御ロジック ３３ 読み出し制御ロジック ３４ データ・ストローブ・ステアリング回路 ３５ ＤＱＭ制御ロジック ３００ 固有微分クロック発生器 ３０２ 制御機 ３０４ シンクロナス・メモリ装置 ３０６ 内部クロック回路

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 第１周期クロック信号を受信するために
    結合された第１クロック端子と、 第２周期クロック信号を受信するために結合された第２
    クロック端子と、 上記第１クロック端子に結合され、上記第１周期クロッ
    ク信号の一つのエッジで第１狭帯域パルス（ｎａｒｒｏ
    ｗ ｐｕｌｓｅ）を発生させるための第１クロック回路
    と、 上記第２クロック端子に結合され、上記第２周期クロッ
    ク信号の一つのエッジで第２狭帯域パルスを発生させる
    ための第２クロック回路を含み、 動作の読み出しまたは書き込みモードの間にそれぞれの
    上記第１および上記第２狭帯域パルスはメモリ・データ
    の各ビットの処理を誘発することを特徴とする半導体メ
    モリ装置。
  2. 【請求項２】 上記第１周期クロック信号および上記第
    ２周期クロック信号は互いに相補的なことを特徴とする
    請求項１に記載の半導体メモリ装置。
  3. 【請求項３】 上記第１クロック回路は上記第１クロッ
    ク信号の立ち上がりエッジで上記第１狭帯域パルスを発
    生させ、上記第２クロック回路は上記第２クロック信号
    の立ち上がりエッジで上記第２狭帯域パルスを発生させ
    ることを特徴とする請求項２に記載の半導体メモリ装
    置。
  4. 【請求項４】 上記メモリ装置はシンクロナス・ランダ
    ム・アクセス・メモリ回路を含むことを特徴とする請求
    項３に記載の半導体メモリ装置。
  5. 【請求項５】 上記メモリ装置はシンクロナス・ダイナ
    ミック・ランダム・アクセス・メモリ回路を含むことを
    特徴とする請求項４に記載の半導体メモリ装置。
  6. 【請求項６】 上記メモリ装置はシンクロナス・グラフ
    ィックス（ｇｒａｐｈｉｃｓ）ランダム・アクセス・メ
    モリ回路を含むことを特徴とする請求項４に記載の半導
    体メモリ装置。
  7. 【請求項７】 読み出しおよび書き込み動作の間、読み
    出しおよび書き込みデータを整列させる第１データ・ス
    トローブ信号を運搬するために結合された第１データ・
    ストローブ端子を更に含み、上記第１データ・ストロー
    ブ端子はクロック関連端子に隣接することなく、電源端
    子に隣接した位置に置かれることを特徴とする請求項１
    に記載の半導体メモリ装置。
  8. 【請求項８】 第１周期クロック信号および上記第１周
    期クロック信号に相補的な第２周期クロック信号を発生
    させるための回路を具備したクロック発生器と、 上記クロック発生器に結合されたクロック端子を具備
    し、メモリ・データおよびメモリ制御信号等の流れを制
    御するための回路を具備するメモリ制御機と、 上記クロック発生器および上記メモリ制御機に結合され
    るシンクロナス・メモリ装置を含み、 上記シンクロナス・メモリ装置は、 上記第１周期クロック信号を受信するために結合された
    第１クロック端子と、 上記第２周期クロック信号を受信するために結合された
    第２クロック端子と、 上記第１クロック端子に結合されて上記第１周期クロッ
    ク信号の一つのエッジで第１狭帯域パルス（ｎａｒｒｏ
    ｗ ｐｕｌｓｅ）を発生させるための第１クロック回路
    と、 上記第２クロック端子に結合されて上記第２周期クロッ
    ク信号の一つのエッジで第２狭帯域パルスを発生させる
    ための第２クロック回路を具備し、 一つのデータ・ビットを処理するための時間ウィンドウ
    は上記第１狭帯域パルスと上記第２狭帯域パルス間の一
    時的な距離により定義されることを特徴とするメモリ・
    システム。
  9. 【請求項９】 上記メモリ制御機はアドレス／制御バス
    およびデータ・バスを具備するインタフェースを通じて
    上記シンクロナス・メモリ装置に結合されることを特徴
    とする請求項８に記載のメモリ・システム。
  10. 【請求項１０】 上記インタフェースはデータ・ストロ
    ーブ・バスおよびデータ・マスク・バスを更に含むこと
    を特徴とする請求項９に記載のメモリ・システム。
  11. 【請求項１１】 上記メモリ制御機は、 上記アドレス／制御バスに結合されたアドレス／制御ロ
    ジックと、 上記データ・バスに結合された読み出しおよび書き込み
    制御ロジックと、 上記データ・ストローブ・バスに結合されたデータ・ス
    トローブ・ステアリング回路（ｄａｔａ ｓｔｒｏｂｅ
    ｓｔｅｅｒｉｎｇ ｃｉｒｃｕｉｔ）と、 上記データ・マスク・バスに結合されたデータ・マスク
    制御ロジックとを含むことを特徴とする請求項１０に記
    載のメモリ・システム。
  12. 【請求項１２】 上記メモリ装置は、 上記アドレス／制御バスに各々結合された複数のアドレ
    ス端子と、 上記データ・バスに各々結合された複数のデータ端子
    と、 第１データ・ストローブ信号を運搬するために結合され
    た第１データ・ストローブ端子を更に含むことを特徴と
    する請求項１０に記載のメモリ・システム。
  13. 【請求項１３】 上記メモリ装置は第２データ・ストロ
    ーブ信号を運搬するために結合された第２データ・スト
    ローブ端子を更に含み、 上記第１データ・ストローブ信号は上記データ・バスで
    の第１グループ相互連結により運搬される第１グループ
    ・データをストローブ（ｓｔｒｏｂｅ）し、上記第２デ
    ータ・ストローブ信号は上記データ・バスでの第２グル
    ープの相互連結により運搬される第２グループ・データ
    をストローブすることを特徴とする請求項１２に記載の
    メモリ・システム。
  14. 【請求項１４】 上記第１グループ・データは上位バイ
    トを形成する上位半分のデータを含んで、上記第２グル
    ープ・データは下位バイトを形成する下位半分のデータ
    を含むことを特徴とする請求項１３に記載のメモリ・シ
    ステム。
  15. 【請求項１５】 上記第１ストローブ端子はいかなるク
    ロック関連端子にも隣接することなく、電源端子に隣接
    するように置かれることを特徴とする請求項１２に記載
    のメモリ・システム。
  16. 【請求項１６】 上記第１ストローブ端子はいかなるク
    ロック端子でも上記第１ストローブ端子とデータ端子間
    に置かれないように位置されることを特徴とする請求項
    １５に記載のメモリ・システム。
  17. 【請求項１７】 読み出しおよび書き込み動作中に読み
    出しおよび書き込みデータを整列させる第１データ・ス
    トローブ信号を運搬するために結合された第１データ・
    ストローブ端子を更に含み、 上記第１データ・ストローブ端子はいかなるクロック関
    連端子にも隣接することなく、電源端子に隣接するよう
    に置かれることを特徴とする請求項１に記載の半導体メ
    モリ装置。
  18. 【請求項１８】 読み出しおよび書き込み動作中に読み
    出しおよび書き込みデータを整列させる第１データ・ス
    トローブ信号を運搬するために結合された第１データ・
    ストローブ端子を更に含み、 上記第１データ・ストローブ端子はいかなるクロック端
    子にも上記第１ストローブ端子とデータ端子間に置かれ
    ないように位置されることを特徴とする請求項１に記載
    の半導体メモリ装置。
  19. 【請求項１９】 上記第２データ・ストローブ信号を運
    搬するために結合された第２データ・ストローブ端子を
    更に含むことを特徴とする請求項１８に記載の半導体メ
    モリ装置。
  20. 【請求項２０】 メモリ・データを運搬するために結合
    された複数のデータ・ピンと、 メモリアドレスを運搬するために結合された複数のアド
    レスピンと、 周期的なクロック信号を運搬するために結合されてメモ
    リ装置の動作を同期させるためのクロック・ピンと、 動作の読み出しおよび書き込みモードで読み出しおよび
    書き込みデータを各々整列させる第１データ・ストロー
    ブ信号を運搬するために結合された第１データ・ストロ
    ーブ・ピンを含み、 上記第１データ・ストローブ・ピンは上記クロック・ピ
    ンが上記第１データ・ストローブ・ピンとデータ・ピン
    間に置かれないように位置されるピン−アウト構造を持
    つことを特徴とする半導体メモリ装置。
  21. 【請求項２１】 上記ピン−アウト構造は複数の電源ピ
    ンを更に含んで、上記第１データ・ストローブ・ピンは
    電源ピンに隣接するように置かれることを特徴とする請
    求項２０に記載の半導体メモリ装置。
  22. 【請求項２２】 上記ピン−アウト構造は第２データ・
    ストローブ信号を運搬するために結合された第２データ
    ・ストローブ・ピンを更に含むことを特徴とする請求項
    ２０に記載の半導体メモリ装置。
  23. 【請求項２３】 第１半分の複数のデータ・ピンおよび
    上記第１データ・ピンは上記装置の第１側に置かれ、第
    ２半分の複数のデータ・ピンおよび上記第２データ・ス
    トローブ・ピンは上記装置の第２側に置かれることを特
    徴とする請求項２２に記載の半導体メモリ装置。
  24. 【請求項２４】 上記第１半分のデータ・ピン上のデー
    タは上記第１データ・ストローブ信号に応答してストロ
    ーブされ、上記第２半分のデータ・ピン上のデータは上
    記第２ストローブ信号に応答してストローブされること
    を特徴とする請求項２３に記載の半導体メモリ装置。
  25. 【請求項２５】 外部から提供された第１周期クロック
    信号を第１クロック端子で受信する段階と、 外部から提供された第２周期クロック信号（上記第２周
    期クロック信号は上記第１周期クロック信号と相補）を
    第２クロック端子で受信する段階と、 上記第１周期クロック信号のそれぞれの連続的な立ち上
    がりエッジで第１の一連の連続的な狭帯域パルスを発生
    させる段階と、 上記第２周期クロック信号のそれぞれの連続的な立ち上
    がりエッジで第２の一連の連続的な狭帯域パルスを発生
    させる段階と、 選択的な方式で上記第１および上記第２の一連の連続的
    な狭帯域パルス（上記第１および上記第２の一連のそれ
    ぞれの狭帯域パルスは１ビットのメモリ・データ処理を
    誘発させる）に応答して複数ビットのメモリ・データを
    連続的に処理する段階とを含むことを特徴とするシンク
    ロナス・メモリ装置の動作方法。
  26. 【請求項２６】 上記連続的に処理する段階は、 読み出し命令を上記シンクロナス・メモリ装置に適用す
    る段階と、 読み出し動作を遂行する段階と、 複数ビットの読み出しデータ（上記複数ビットの読み出
    しデータの各ビットは選択的な方式で上記第１および上
    記第２の一連からの個別的な狭帯域パルスで発生され
    る）をデータ端子に連続的に提供する段階とを含むこと
    を特徴とする請求項２５に記載のシンクロナス・メモリ
    装置の動作方法。
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A912 Re-examination (zenchi) completed and case transferred to appeal board

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