KR20010004108A - 반도체메모리소자의 데이터스트로브신호 구동 장치 - Google Patents

Abstract

본 발명은 다수의 데이터스트로브신호 간의 스큐를 제거한 데이터스트로브신호 구동 장치를 제공하기 위해, 다수 비트의 데이터를 출력하기 위한 반도체 메모리 소자에서 상기 다수 비트의 데이터를 상기 반도체 메모리 소자의 읽기 타이밍에 맞춰 출력하도록 제어하는 다수의 데이터스트로브신호를 구동하기 위한 데이터스트로브신호 구동장치에 있어서, 상기 다수의 데이터스트로브신호 구동을 공통적으로 제어하기 위해 상기 읽기 타이밍에 동기되는 공통 풀업 신호 및 공통 풀다운 신호를 출력하는 공통 제어 수단; 및 상기 공통 제어 수단으로부터 출력되는 공통 풀업 신호 및 공통 풀다운 신호에 응답하여 상기 다수의 데이터스트로브신호를 구동하는 공통 구동 수단을 포함하며, 상기 공통 구동 수단은, 상기 공통 풀업 신호 및 상기 공통 풀다운 신호에 응답하여 풀업 또는 풀다운 구동하고, 상기 다수의 데이터스트로브신호 각각을 출력하기 위한 다수의 출력 구동 수단을 포함한다.

Description

반도체메모리소자의 데이터스트로브신호 구동 장치{DATA STROBE SIGNAL DRIVER IN MEMORY DEVICE}

본 발명은 반도체메모리소자의 데이터스트로브신호 구동 장치(data strobe signal driver)에 관한 것이다.

반도체메모리소자는 그 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 특히, DRAM(Dynamic Random Access Memory) 중에는, 그 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클럭과 동기되어 동작할 수 있는 소위 싱크로너스(Synchronous) DRAM(이하 "SDRAM"이라 칭함)이 등장하기에 이르렀고, 통상적인 SDRAM 중의 하나는, 칩 외부로부터의 클럭의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 상기 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) SDRAM이다. 한편, 상기한 바와 같은 SDR SDRAM 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클럭 주기에 두 개의 데이터를 처리하는 방식(double data rate ; 이하, "DDR"이라 칭함)이 제안되었다. 이러한 DDR SDRAM의 각 데이터 핀에서는, 외부에서 입력되는 클럭의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는바, 클럭의 주파수를 증가시키지 않더라도 종래의 SDR SDRAM에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.

한편, 상기 DDR SDRAM의 동작에 의하여 출력되는 데이터들의 정확한 타이밍을 메모리 소자 외부의 중앙처리장치(CPU)나 메모리 콘트롤러(controller)에 알려주기 위하여, DDR SDRAM은 칩외부로 데이터신호와 함께 데이터스트로브신호(data strobe signal, QS 신호)를 출력하게 되는바, 이 데이터스트로브신호(QS 신호)를 구동하는 회로가 바로 데이터스트로브신호 구동장치이다.

이러한 데이터스트로브신호 구동장치로부터 출력되는 데이터스트로브신호(QS 신호)는 DDR SDRAM에서데이터스트로브신호밍에 맞춰 출력되어야 하며, 따라서 데이터스트로브신호 구동장치는 그에 맞는 데이터스트로브신호(QS)를 구동해야 한다.

우선, 데이터스트로브신호(QS)는 고임피던스(hi-z, '하이'와 '로우'의 중간레벨) 상태를 유지하다가, 데이터(DQ)가 나오기 한 클럭 전에 미리 '로우' 상태를 가져야 하고(preamble, 프리엠블), 데이터(DQ)가 나올때에는 그 에지에 자신의 에지가 맞추어져(edge trigger) 데이터가 모두 나올때까지 토글(toggle)(즉, "로우""하이""로우""하이" 신호)해야 하며, 마지막 데이터(DQ)가 나온 후 그 반클럭 동안은 '로우'를 유지하여야 한다(postamble, 포스트엠블). 이때, 메모리칩 외부의 시스템에서는 데이터스트로브신호(QS)의 상승 에지 및 하강 에지에서 데이터(DQ)가 출력되는 것으로 인식하게 된다.

상기의 조건을 만족하는 데이터스트로브신호는 단일 DDR SDRAM에 다수개 존재한다. 예를 들어, 16비트의 데이터(DQ0 - DQ15)를 출력하는 DDR SDRAM의 경우 상위 8비트에 대한 데이터스트로브신호(LQS)와 하위 8비트에 대한 데이터스트로브신호(UQS)로 나누어져 출력된다.

이러한 다수의 데이터스트로브신호를 구동하기 위해 종래의 데이터스트로브 구동 장치는 도 1에 도시된 바와 같이, 각각의 QS 신호를 발생시키기 위해 제어장치 및 구동회로를 QS 신호에 대해 각각 구비한다.

도 1은 종래의 데이터스트로브 구동 장치를 개념적으로 설명하기 위한 개략도이다. 도면에 도시된 바와 같이, 종래의 데이터스트로브 구동 장치는 2개의 데이터스트로브신호(UQS, LQS)를 출력하기 위해 LQS 신호를 위한 QS 제어부(100)와, QS 제어부(100)에 연결되는 LQS 신호를 위한 LQS 구동부(110)와, UQS 신호를 위한 QS 제어부(120)와, QS 제어부(120)에 연결되는 UQS 신호를 위한 LQS 구동부(130)로 이루어진다.

상기 도 1과 같이 QS 신호 각각에 대해 별도의 제어부와 구동부를 가지도록 구성된 종래의 데이터스트로브 구동 장치는 실제 칩으로 구현되었을 때 칩의 여러 조건들에 의해 다수의 데이터스트로브신호 사이에 스큐(skew)가 발생하는 문제가 있다.

본 발명은 단일 제어부 및 단일 구동부를 구비하여 다수의 데이터스트로브신호를 구동함으로써 상기 다수의 데이터스트로브신호 간의 스큐를 제거한 데이터스트로브신호 구동 장치를 제공하는데 그 목적이 있다.

도 1은 종래의 데이터스트로브 구동 장치를 개념적으로 설명하기 위한 개략도.

도 2는 본 발명에 따른 데이터스트로브신호 구동 장치를 개념적으로 설명하기 위한 개략도.

도 3은 본 발명에 따른 상기 도 2의 데이터스트로브신호 구동 장치의 QS 공통 구동부(210)의 일실시 회로도.

* 도면의 주요 부분에 대한 설명

200 : QS 공통 제어부 210 : QS 공통 구동부

300 : LQS 출력 구동부 310 : UQS 출력 구동부

320 : 구동 제어 신호 발생부 321 : 래치

322 323 : 레벨 조정부

상기 목적을 달성하기 위한 본 발명은, 다수 비트의 데이터를 출력하기 위한 반도체 메모리 소자에서, 상기 다수 비트의 데이터를 상기 반도체 메모리 소자의 읽기 타이밍에 맞춰 출력하도록 제어하는 다수의 데이터스트로브신호를 구동하기 위한 데이터스트로브신호 구동장치에 있어서, 상기 다수의 데이터스트로브신호 구동을 공통적으로 제어하기 위해 상기 읽기 타이밍에 동기되는 공통 풀업 신호 및 공통 풀다운 신호를 출력하는 공통 제어 수단; 및 상기 공통 제어 수단으로부터 출력되는 공통 풀업 신호 및 공통 풀다운 신호에 응답하여 상기 다수의 데이터스트로브신호를 구동하는 공통 구동 수단을 포함하며, 상기 공통 구동 수단은, 상기 공통 풀업 신호 및 상기 공통 풀다운 신호에 응답하여 풀업 또는 풀다운 구동하고, 상기 다수의 데이터스트로브신호 각각을 출력하기 위한 다수의 출력 구동 수단을 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 본 발명에 따른 데이터스트로브신호 구동 장치를 개념적으로 설명하기 위한 개략도로서, 종래 기술과 달리 2개의 데이터스트로브신호(UQS, LQS)를 출력하기 위해 LQS 신호 및 UQS 신호의 구동을 공통적으로 제어하는 QS 공통 제어부(200) 및 QS 공통 제어부(200)에 의한 제어를 받으며 LQS 신호 및 UQS 신호 구동하는 QS 공통 구동부(210)로 이루어진다.

상기 도 2의 QS 공통 제어부(200)는 다수의 QS 신호 각각에 대해 제어 동작을 수행하던 종래의 다수의 QS 제어부(100, 120)와 내부 구성이 동일하며, QS 공통 구동부(210)는 종래의 QS 구동부(110, 130)와 달리 QS 공통 제어부(200)의 제어를 받으면서 2개의 데이터스트로브신호(LQS, UQS)를 발생하도록 구성됨으로써 그 내부 구성이 종래의 QS 구동부와 다르다.

도 3은 본 발명에 따른 상기 도 2의 데이터스트로브신호 구동 장치의 QS 공통 구동부(210)의 일실시 회로도로서, LQS 신호를 구동하는 LQS 출력 구동부(300) 및 UQS 신호를 구동하는 UQS 출력 구동부(310)를 포함한다.

구체적으로, 본 발명의 QS 공통 구동부(210)는 QS 공통 제어부(200)로부터 출력되는 풀업 신호 pu 및 풀다운 신호 pd를 입력받아 상기 LQS 출력 구동부(300) 및 상기 UQS 출력 구동부(310)의 풀업 및 풀다운 구동 동작을 제어하는 풀업 구동 제어신호(pu_con)와 풀다운 구동 제어신호(pd_con)를 출력하는 구동 제어 신호 발생부(320)를 더 포함하며, 특히 구동 제어 신호 발생부(320)는 QS 공통 제어부(200)로부터 출력되는 풀업 신호 pu 및 풀다운 신호 pd를 입력받는 NAND 구조의 래치부(321), 래치부(321)의 출력 신호(pub, pdb)에 각각 연결되어 상기 신호의 레벨을 조정하여 풀업 구동 제어신호(pu_con) 및 풀다운 구동 제어신호(pd_con)로 출력하는 레벨 조정부(322, 323)로 이루어진다. 레벨 조정부(322, 323)는 일반적인 레벨 조정 회로로서, 구성에 대한 구체적인 설명은 생략한다.

그리고, LQS 출력 구동부(300)는 풀업 구동 제어 신호(pu_con)에 응답하여 LQS 신호를 풀업구동하는 풀업 소자와, 풀다운 구동 제어 신호(pd_con)에 응답하여 LQS 신호를 풀다운구동하는 풀다운 소자로 이루어지며, 도 3의 본 실시예에서 풀업 소자는 PMOS 트랜지스터(P1)로, 풀다운 소자는 NMOS 트랜지스터(N1)로 각각 실시 구성되었다.

또한, UQS 출력 구동부(310)는 풀업 구동 제어 신호(pu_con)에 응답하여 UQS 신호를 풀업구동하는 풀업 소자와, 풀다운 구동 제어 신호(pd_con)에 응답하여 UQS 신호를 풀다운구동하는 풀다운 소자로 이루어지며, 도 3의 본 실시예에서 풀업 소자는 PMOS 트랜지스터(P2)로, 풀다운 소자는 NMOS 트랜지스터(N2)로 각각 실시 구성되었다.

DDR SDRAM에서 사용되는 다수의 데이터스트로브신호를 구동하기 위하여 본 발명의 데이터스트로브신호 구동 장치는 데이터 출력 타이밍에 맞춰 QS 공통 제어부(200)에서 QS 공통 구동부(210)를 제어하는 풀업 신호 pu 및 풀다운 신호 pd를 출력하고, QS 공통 구동부(210)의 구동 제어 신호 발생부(320)에서 이 pu 및 pd 신호를 입력받아 레벨 조정된 풀업 구동 제어 신호(pu_con)와 풀다운 구동 제어 신호(pd_con)를 출력한다. 마지막으로, 레벨조정된 풀업 구동 제어 신호(pu_con)와 풀다운 구동 제어 신호(pd_con)에 의해 UQS 출력 구동부(310) 및 LQS 출력 구동부(300)에서 풀업 또는 풀다운된 LQS 신호와 UQS 신호를 출력하게 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 데이터 읽기 타이밍에 맞춰 다수 비트의 데이터를 출력하는 DDR SDRAM에서 단일 제어부 및 단일 구동부를 통해 상기 다수 비트의 데이터를 상기 타이밍에 맞추어 출력하도록 제어하는 다수의 데이터스트로브신호를 발생함으로써 상기 다수의 데이터스트로브신호 간에 발생할 수 있는 스큐를 제거할 수 있다. 또한, 데이터스트로브신호 간의 스큐 제거로 인해 보다 DDR SDRAM의 안정적인 동작을 보장할 수 있다.

Claims (8)

1. 다수 비트의 데이터를 출력하기 위한 반도체 메모리 소자에서, 상기 다수 비트의 데이터를 상기 반도체 메모리 소자의 읽기 타이밍에 맞춰 출력하도록 제어하는 다수의 데이터스트로브신호를 구동하기 위한 데이터스트로브신호 구동장치에 있어서,

   상기 다수의 데이터스트로브신호 구동을 공통적으로 제어하기 위해 상기 읽기 타이밍에 동기되는 공통 풀업 신호 및 공통 풀다운 신호를 출력하는 공통 제어 수단; 및

   상기 공통 제어 수단으로부터 출력되는 공통 풀업 신호 및 공통 풀다운 신호에 응답하여 상기 다수의 데이터스트로브신호를 구동하는 공통 구동 수단을 포함하며,

   상기 공통 구동 수단은,

   상기 공통 풀업 신호 및 상기 공통 풀다운 신호에 응답하여 풀업 또는 풀다운 구동하고, 상기 다수의 데이터스트로브신호 각각을 출력하기 위한 다수의 출력 구동 수단

   을 포함하여 이루어지는 데이터스트로브신호 구동장치.
2. 제 1 항에 있어서, 상기 다수의 출력 구동 수단은 각각,

   상기 공통 풀업 신호에 응답하여 상기 데이터스트로브신호를 풀업구동하는 풀업 수단; 및

   상기 공통 풀다운 신호에 응답하여 상기 데이터스트로브신호를 풀다운구동하는 풀다운 수단

   을 포함하여 이루어지는 데이터스트로브신호 구동장치.
3. 제 2 항에 있어서, 상기 풀업 수단은,

   PMOS 트랜지스터를 포함하여 이루어지는 데이터스트로브신호 구동장치.
4. 제 2 항에 있어서, 상기 풀다운 수단은,

   NMOS 트랜지스터를 포함하여 이루어지는 데이터스트로브신호 구동장치.
5. 제 1 항에 있어서, 상기 공통 구동 수단은,

   상기 공통 풀업 신호 및 상기 공통 풀다운 신호를 입력받아 저장하는 래치 수단;

   상기 래치 수단의 일출력단에 연결되어, 상기 래치 수단으로부터 출력되는 신호의 레벨을 조정하여 상기 다수의 출력 구동 수단의 풀업 구동 제어 신호로 출력하는 제1 레벨 조정 수단; 및

   상기 래치 수단의 타출력단에 연결되어, 상기 래치 수단으로부터 출력되는 신호의 레벨을 조정하여 상기 다수의 출력 구동 수단의 풀다운 구동 제어 신호로 출력하는 제2 레벨 조정 수단

   을 더 포함하여 이루어지는 데이터스트로브신호 구동장치.
6. 제 5 항에 있어서, 상기 다수의 출력 구동 수단은 각각,

   상기 풀업 구동 제어 신호에 응답하여 상기 데이터스트로브신호를 풀업구동하는 풀업 수단; 및

   상기 풀다운 구동 제어 신호에 응답하여 상기 데이터스트로브신호를 풀다운구동하는 풀다운 수단

   을 포함하여 이루어지는 데이터스트로브신호 구동장치.
7. 제 6 항에 있어서, 상기 풀업 수단은,

   PMOS 트랜지스터를 포함하여 이루어지는 데이터스트로브신호 구동장치.
8. 제 6 항에 있어서, 상기 풀다운 수단은,

   NMOS 트랜지스터를 포함하여 이루어지는 데이터스트로브신호 구동장치.