JP2003345647A - 半導体メモリシステム、半導体メモリのデータ書込み方法、メモリ制御回路及びメモリ制御方法 - Google Patents
半導体メモリシステム、半導体メモリのデータ書込み方法、メモリ制御回路及びメモリ制御方法Info
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- Vessels, Lead-In Wires, Accessory Apparatuses For Cathode-Ray Tubes (AREA)
- Manufacture Of Electron Tubes, Discharge Lamp Vessels, Lead-In Wires, And The Like (AREA)
Abstract
(57)【要約】
【課題】高周波数動作に適した半導体メモリシステム、
メモリ制御回路及び半導体メモリ装置を提供する。 【解決手段】半導体メモリシステムは互いに同期化され
たデータストローブ信号及びデータロード信号を発生す
るメモリ制御回路を含む。メモリ回路は、ＳＤＲＡＭメ
モリ回路で構成され、データストローブ信号及びデータ
ロード信号を受け入れ、前記同期化された二信号に応答
してデータを書き込む。前記同期化された二信号によ
り、互いに異なる信号ドメインによる時間変化によって
発生するパラメータが除去される。その結果、システム
の高周波数動作が非常に向上する。
メモリ制御回路及び半導体メモリ装置を提供する。 【解決手段】半導体メモリシステムは互いに同期化され
たデータストローブ信号及びデータロード信号を発生す
るメモリ制御回路を含む。メモリ回路は、ＳＤＲＡＭメ
モリ回路で構成され、データストローブ信号及びデータ
ロード信号を受け入れ、前記同期化された二信号に応答
してデータを書き込む。前記同期化された二信号によ
り、互いに異なる信号ドメインによる時間変化によって
発生するパラメータが除去される。その結果、システム
の高周波数動作が非常に向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関するものであり、例えば、外部データロード信号を
有する半導体メモリ装置、及び、直列−並列データプリ
フェッチ方法に関するものである。
に関するものであり、例えば、外部データロード信号を
有する半導体メモリ装置、及び、直列−並列データプリ
フェッチ方法に関するものである。
【０００２】
【従来の技術】ＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ
ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍ
ｏｒｙ）の動作速度及び性能は、非同期式で動作するＤ
ＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ）よりも優れている。ＳＤＲＡＭは、外
部システムクロック信号に同期して動作し、シーケンシ
ャルデータ書き込み／読み出し動作が頻繁に実行され
る。
ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍ
ｏｒｙ）の動作速度及び性能は、非同期式で動作するＤ
ＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ）よりも優れている。ＳＤＲＡＭは、外
部システムクロック信号に同期して動作し、シーケンシ
ャルデータ書き込み／読み出し動作が頻繁に実行され
る。
【０００３】ＳＤＲＡＭの動作速度及び性能は、システ
ムクロックのライジング及びフォーリングエッジの双方
がデータの書き込み及び読み出しに使用されることによ
ってさらに向上した。すなわち、クロックレートが２倍
に向上した。このようなメモリ装置の形態をＤＤＲ（ｄ
ｏｕｂｌｅ ｄａｔａ ｒａｔｅ）ＳＤＲＡＭという。
ＤＤＲ ＳＤＲＡＭにおいて、データストローブ信号
（以下、ＤＱＳという）は、メモリデータをストローブ
するためにシステムクロックと連係して使用される。
ムクロックのライジング及びフォーリングエッジの双方
がデータの書き込み及び読み出しに使用されることによ
ってさらに向上した。すなわち、クロックレートが２倍
に向上した。このようなメモリ装置の形態をＤＤＲ（ｄ
ｏｕｂｌｅ ｄａｔａ ｒａｔｅ）ＳＤＲＡＭという。
ＤＤＲ ＳＤＲＡＭにおいて、データストローブ信号
（以下、ＤＱＳという）は、メモリデータをストローブ
するためにシステムクロックと連係して使用される。
【０００４】また、ＤＤＲ ＳＤＲＡＭは、４−ビット
プリフェッチデータプロセッシング方法を利用する。一
般的に、４−ビットプリフェッチＤＤＲ ＳＤＲＡＭの
書き込み動作において、データストローブ信号ＤＱＳに
同期して入力される入力データは並列に入力され、書き
込み命令は外部クロック信号と同期して入力される。メ
モリ装置は、入力／出力インタフェースに関するパラメ
ータｔＤＱＳＳにより特徴付けされる。入力／出力イン
タフェースパラメータｔＤＱＳＳは、データストローブ
信号ＤＱＳのドメインと外部クロック信号ＥＸＴＣＬＫ
のドメインとの間の差によって示される。
プリフェッチデータプロセッシング方法を利用する。一
般的に、４−ビットプリフェッチＤＤＲ ＳＤＲＡＭの
書き込み動作において、データストローブ信号ＤＱＳに
同期して入力される入力データは並列に入力され、書き
込み命令は外部クロック信号と同期して入力される。メ
モリ装置は、入力／出力インタフェースに関するパラメ
ータｔＤＱＳＳにより特徴付けされる。入力／出力イン
タフェースパラメータｔＤＱＳＳは、データストローブ
信号ＤＱＳのドメインと外部クロック信号ＥＸＴＣＬＫ
のドメインとの間の差によって示される。
【０００５】図１は従来のメモリシステム１０を概略的
に示すブロック図である。システム１０は、データ及び
制御信号をメモリ回路１４に提供するメモリコントロー
ラ１２を含む。メモリ回路１４はＳＤＲＡＭ回路で構成
されうる。メモリ回路１４は、ＳＤＲＡＭメモリセルを
含むＳＤＲＡＭ記憶装置１８、ＳＤＲＡＭメモリセルへ
のデータ書き込みを制御するＳＤＲＡＭデータ入力回路
１００、及びメモリ回路１４の機能を実行するのに必要
な周辺回路２０を含む。
に示すブロック図である。システム１０は、データ及び
制御信号をメモリ回路１４に提供するメモリコントロー
ラ１２を含む。メモリ回路１４はＳＤＲＡＭ回路で構成
されうる。メモリ回路１４は、ＳＤＲＡＭメモリセルを
含むＳＤＲＡＭ記憶装置１８、ＳＤＲＡＭメモリセルへ
のデータ書き込みを制御するＳＤＲＡＭデータ入力回路
１００、及びメモリ回路１４の機能を実行するのに必要
な周辺回路２０を含む。
【０００６】メモリコントローラ１２とメモリ回路１４
との間のインタフェースは、アドレスＡＤＤＲ及びデー
タＤＩＮ信号を伝送する。また、インタフェースは、デ
ータストローブ信号ＤＱＳ、外部クロック信号ＥＸＴＣ
ＬＫ及び命令ＣＭＤｓのような多様な制御信号とチップ
選択信号ＣＳＢ、列アドレスストローブ信号ＲＡＳＢ、
行アドレスストローブ信号ＣＡＳＢ、及び書き込みイネ
ーブル信号ＷＥＢなどのようなタイミング信号を伝送す
る。
との間のインタフェースは、アドレスＡＤＤＲ及びデー
タＤＩＮ信号を伝送する。また、インタフェースは、デ
ータストローブ信号ＤＱＳ、外部クロック信号ＥＸＴＣ
ＬＫ及び命令ＣＭＤｓのような多様な制御信号とチップ
選択信号ＣＳＢ、列アドレスストローブ信号ＲＡＳＢ、
行アドレスストローブ信号ＣＡＳＢ、及び書き込みイネ
ーブル信号ＷＥＢなどのようなタイミング信号を伝送す
る。
【０００７】図２は、図１に示したＳＤＲＡＭデータ入
力回路１００の一部を概略的に示すブロック図である。
図２を参照すると、ＳＤＲＡＭ１００は、データストロ
ーブ信号ＤＱＳ及び外部クロック信号ＥＸＴＣＬＫを受
け入れる。したがって、回路１００は、データストロー
ブ信号ＤＱＳドメイン及び外部クロック信号ＥＸＴＣＬ
Ｋのドメインで動作し、各々のドメインで動作するため
の回路を含む。
力回路１００の一部を概略的に示すブロック図である。
図２を参照すると、ＳＤＲＡＭ１００は、データストロ
ーブ信号ＤＱＳ及び外部クロック信号ＥＸＴＣＬＫを受
け入れる。したがって、回路１００は、データストロー
ブ信号ＤＱＳドメイン及び外部クロック信号ＥＸＴＣＬ
Ｋのドメインで動作し、各々のドメインで動作するため
の回路を含む。
【０００８】データストローブ信号ドメイン回路１０１
は、データＤＩＮに入力されて内部データ入力ＰＤＩＮ
を出力するデータ入力バッファ１１０、データストロー
ブ信号ＤＱＳが入力されて内部データストローブ信号Ｐ
ＤＱＳを出力するデータストローブ信号入力バッファ１
２０、反転されたデータストローブ信号ＰＤＱＳＢを発
生するインバータ１３０及び複数のフリップフロップを
含む。
は、データＤＩＮに入力されて内部データ入力ＰＤＩＮ
を出力するデータ入力バッファ１１０、データストロー
ブ信号ＤＱＳが入力されて内部データストローブ信号Ｐ
ＤＱＳを出力するデータストローブ信号入力バッファ１
２０、反転されたデータストローブ信号ＰＤＱＳＢを発
生するインバータ１３０及び複数のフリップフロップを
含む。
【０００９】クロック信号ドメイン回路１０３は、外部
クロック信号ＥＸＴＣＬＫを受け入れて内部クロック信
号ＰＣＬＫを出力するクロック入力バッファ１７０、チ
ップ選択信号ＣＢＳ、列アドレスストローブ信号ＲＡＳ
Ｂ、行アドレスストローブ信号ＣＡＳＢ及び書き込みイ
ネーブル信号ＷＥＢのような命令信号を受け入れる複数
の命令入力バッファ１８０、バッファリングされた命令
信号を受け入れて内部書き込み信号ＷＲＩＴＥを出力す
る命令デコーダ１９０、及び内部クロック信号ＰＣＬＫ
を受け入れる内部クロックブロック１９２を含む。内部
書き込み信号ＷＲＩＴＥは、クロック入力バッファ１７
０に入力され、内部クロック信号ＰＣＬＫを発生するた
めに使用される。したがって、内部クロック信号ＰＣＬ
Ｋは、外部クロック信号ＥＸＴＣＬＫと同期化される。
その結果、内部クロック信号ＰＣＬＫは、書き込み命令
のタイミングに対する情報を示す。
クロック信号ＥＸＴＣＬＫを受け入れて内部クロック信
号ＰＣＬＫを出力するクロック入力バッファ１７０、チ
ップ選択信号ＣＢＳ、列アドレスストローブ信号ＲＡＳ
Ｂ、行アドレスストローブ信号ＣＡＳＢ及び書き込みイ
ネーブル信号ＷＥＢのような命令信号を受け入れる複数
の命令入力バッファ１８０、バッファリングされた命令
信号を受け入れて内部書き込み信号ＷＲＩＴＥを出力す
る命令デコーダ１９０、及び内部クロック信号ＰＣＬＫ
を受け入れる内部クロックブロック１９２を含む。内部
書き込み信号ＷＲＩＴＥは、クロック入力バッファ１７
０に入力され、内部クロック信号ＰＣＬＫを発生するた
めに使用される。したがって、内部クロック信号ＰＣＬ
Ｋは、外部クロック信号ＥＸＴＣＬＫと同期化される。
その結果、内部クロック信号ＰＣＬＫは、書き込み命令
のタイミングに対する情報を示す。
【００１０】データ入力回路１００は、４−ビットプリ
フェッチで動作する直列／並列−出力回路として示され
ている。直列データの４ビットは、データ入力バッファ
１１０を通じてＤＩＮから入力され、内部データＰＤＩ
Ｎとして複数のフリップフロップに出力される。フリッ
プフロップは、直列データの４ビットを、反転された内
部データストローブ信号ＰＤＱＳＢのライジングエッジ
（立ち上がりエッジ）及びフォーリングエッジ（立ち下
がりエッジ）に同期した並列データの４ビットに変換す
る。並列データの４ビットは、システムクロックから得
られるクロック信号に応答してメモリアレイに書き込ま
れる。本明細書では、システムクロック及び外部クロッ
ク信号ＥＸＴＣＬＫは同一である。
フェッチで動作する直列／並列−出力回路として示され
ている。直列データの４ビットは、データ入力バッファ
１１０を通じてＤＩＮから入力され、内部データＰＤＩ
Ｎとして複数のフリップフロップに出力される。フリッ
プフロップは、直列データの４ビットを、反転された内
部データストローブ信号ＰＤＱＳＢのライジングエッジ
（立ち上がりエッジ）及びフォーリングエッジ（立ち下
がりエッジ）に同期した並列データの４ビットに変換す
る。並列データの４ビットは、システムクロックから得
られるクロック信号に応答してメモリアレイに書き込ま
れる。本明細書では、システムクロック及び外部クロッ
ク信号ＥＸＴＣＬＫは同一である。
【００１１】入力データＤＩＮは、順次に入力されて、
予め設定された内部ノード、ここではデータラインＤＦ
１、ＤＳ１、ＤＦ２及びＤＳ２の第１グループに対して
入力データの順序に従って並列に配列される。ノードの
名称は、それに入力される信号の名称として使用され
る。
予め設定された内部ノード、ここではデータラインＤＦ
１、ＤＳ１、ＤＦ２及びＤＳ２の第１グループに対して
入力データの順序に従って並列に配列される。ノードの
名称は、それに入力される信号の名称として使用され
る。
【００１２】図３は図２に示したフリップフロップ１５
０を示す図面である。フリップフロップ回路１５０は、
信号ＰＤＱＳＢ（ＣＬＫ入力）のローレベルに応答して
内部データ入力信号ＰＤＩＮ（Ｄ入力）をラッチする。
図４は図２に示した他のフリップフロップ回路１６０〜
１６３の図面である。フリップフロップ１６０〜１６３
は、信号ＰＤＱＳＢ（ＣＬＫ入力）のローレベルに応答
して入力信号（Ｄ入力）をラッチし、信号ＰＤＱＳＢの
ハイレベルに応答して内部ラッチされたデータを出力す
る。フリップフロップ１６０〜１６３の出力データは４
−ビット並列構造に配列される。フリップフロプ１６４
〜１６７は図４に示したことと同一の構造を有する。デ
ータラインＤＦ１、ＤＳ１、ＤＦ２及びＤＳ２の第１グ
ループにロードされたデータは、内部クロック信号ＰＣ
ＬＫに応答してデータラインＤＩ１、ＤＩ２、ＤＩ３及
びＤＩ４の第２セットにプリフェッチされる。データラ
インＤＦ１、ＤＳ１、ＤＦ２及びＤＳ２の第１グループ
上のデータは、信号ＰＣＬＫのローレベルの間データラ
インＤＩ１、ＤＩ２，ＤＩ３及びＤＩ４の第２セットに
伝送される。第２データラインＤＩ１、ＤＩ２、ＤＩ
３、ＤＩ４は並列形態で処理され、メモリセルアレイに
書き込まれる。
０を示す図面である。フリップフロップ回路１５０は、
信号ＰＤＱＳＢ（ＣＬＫ入力）のローレベルに応答して
内部データ入力信号ＰＤＩＮ（Ｄ入力）をラッチする。
図４は図２に示した他のフリップフロップ回路１６０〜
１６３の図面である。フリップフロップ１６０〜１６３
は、信号ＰＤＱＳＢ（ＣＬＫ入力）のローレベルに応答
して入力信号（Ｄ入力）をラッチし、信号ＰＤＱＳＢの
ハイレベルに応答して内部ラッチされたデータを出力す
る。フリップフロップ１６０〜１６３の出力データは４
−ビット並列構造に配列される。フリップフロプ１６４
〜１６７は図４に示したことと同一の構造を有する。デ
ータラインＤＦ１、ＤＳ１、ＤＦ２及びＤＳ２の第１グ
ループにロードされたデータは、内部クロック信号ＰＣ
ＬＫに応答してデータラインＤＩ１、ＤＩ２、ＤＩ３及
びＤＩ４の第２セットにプリフェッチされる。データラ
インＤＦ１、ＤＳ１、ＤＦ２及びＤＳ２の第１グループ
上のデータは、信号ＰＣＬＫのローレベルの間データラ
インＤＩ１、ＤＩ２，ＤＩ３及びＤＩ４の第２セットに
伝送される。第２データラインＤＩ１、ＤＩ２、ＤＩ
３、ＤＩ４は並列形態で処理され、メモリセルアレイに
書き込まれる。
【００１３】ＳＤＲＡＭ１００で、第１データライン上
の４ビットデータに配列された基準信号はデータストロ
ボ信号ＤＱＳであり、第２データライン上に並列にプリ
フェッチされた基準信号は内部クロック信号ＰＣＬＫで
あり、書き込み命令のタイミングを含む。第１データラ
イン上に配列された４−ビットデータは内部クロックド
メイン内に発生し、並列プリフェッチされた４−ビット
データは外部クロックドメインで発生する。したがっ
て、入力／出力インタフェースパラメータｔＤＱＳＳは
ドメイン間の差を説明するために定義される。
の４ビットデータに配列された基準信号はデータストロ
ボ信号ＤＱＳであり、第２データライン上に並列にプリ
フェッチされた基準信号は内部クロック信号ＰＣＬＫで
あり、書き込み命令のタイミングを含む。第１データラ
イン上に配列された４−ビットデータは内部クロックド
メイン内に発生し、並列プリフェッチされた４−ビット
データは外部クロックドメインで発生する。したがっ
て、入力／出力インタフェースパラメータｔＤＱＳＳは
ドメイン間の差を説明するために定義される。
【００１４】図５及び図６は図２の書き込み動作を示す
タイミング図である。図５及び図６を参照すると、クロ
ックサイクルＣ２とクロックサイクルＣ４で第１及び第
２書き込み命令ＷＲＩＴＥ１、ＷＲＩＴＥ２が各々入力
される。データストローブ信号ＤＱＳは、クロックサイ
クルＣ３から入力が開始される。入力データＤＩＮＤ１
〜Ｄ８は、データストローブ信号ＤＱＳのライジングエ
ッジ及びフォーリングエッジに同期化して入力される。
データＤ１〜Ｄ４は、第１命令ＷＲＩＴＥ１によって直
列入力される。データＤ５〜Ｄ８は第２命令ＷＲＴＩＴ
Ｅ２によって直列入力される。反転された内部データス
トローブ信号ＰＤＱＳＢの各ライジングエッジでロード
されたデータＤＦ１、ＤＳ１、ＤＦ２、ＤＳ２は、ｕｎ
ｋｎｏｗ−ｕｎｋｎｏｗ−Ｄ１−Ｄ２（Ｃ４）、Ｄ１−
Ｄ２−Ｄ３−Ｄ４（Ｃ５）、Ｄ３−Ｄ４−Ｄ５−Ｄ６
（Ｃ６）、Ｄ５−Ｄ６−Ｄ７−Ｄ８（Ｃ７）である。そ
の後に、第１データラインＤＦ１、ＤＳ１、ＤＦ２及び
ＤＳ２のデータは、内部クロック信号ＰＣＬＫに応答し
て第２データラインＤＩ１、ＤＩ２、ＤＩ３及びＤ１４
にロードされる。
タイミング図である。図５及び図６を参照すると、クロ
ックサイクルＣ２とクロックサイクルＣ４で第１及び第
２書き込み命令ＷＲＩＴＥ１、ＷＲＩＴＥ２が各々入力
される。データストローブ信号ＤＱＳは、クロックサイ
クルＣ３から入力が開始される。入力データＤＩＮＤ１
〜Ｄ８は、データストローブ信号ＤＱＳのライジングエ
ッジ及びフォーリングエッジに同期化して入力される。
データＤ１〜Ｄ４は、第１命令ＷＲＩＴＥ１によって直
列入力される。データＤ５〜Ｄ８は第２命令ＷＲＴＩＴ
Ｅ２によって直列入力される。反転された内部データス
トローブ信号ＰＤＱＳＢの各ライジングエッジでロード
されたデータＤＦ１、ＤＳ１、ＤＦ２、ＤＳ２は、ｕｎ
ｋｎｏｗ−ｕｎｋｎｏｗ−Ｄ１−Ｄ２（Ｃ４）、Ｄ１−
Ｄ２−Ｄ３−Ｄ４（Ｃ５）、Ｄ３−Ｄ４−Ｄ５−Ｄ６
（Ｃ６）、Ｄ５−Ｄ６−Ｄ７−Ｄ８（Ｃ７）である。そ
の後に、第１データラインＤＦ１、ＤＳ１、ＤＦ２及び
ＤＳ２のデータは、内部クロック信号ＰＣＬＫに応答し
て第２データラインＤＩ１、ＤＩ２、ＤＩ３及びＤ１４
にロードされる。
【００１５】図５及び図６は、データストロボ信号ＤＱ
Ｓの発生と外部クロック信号ＥＸＴＣＬＫの発生との間
の相互タイミングに関して、ＣＡＳＥ Ｉ及びＣＡＳＥ
ＩＩを各々示している。また、図５及び図６には、比
較を目的として理想的なケース（ＩＤＥＡＬ）も示され
ている。パラメータｔＤＱＳＳは、書き込み命令による
外部クロック信号ＥＸＴＣＬＫのライジングエッジの発
生とデータストローブ信号ＤＱＳの第１ライジングエッ
ジの発生との間の時間を示す。理想的なケースにおい
て、信号ＤＱＳのライジングエッジは、クロックサイク
ルＣ３のスタート点で信号ＥＸＴＣＬＫのライジングエ
ッジと同時に発生する。ＣＡＳＥ Ｉ（図５参照）にお
いて、パラメータｔＤＷＳＳｍｉｎは、クロックサイク
ルＣ３における信号ＥＸＴＣＬＫのライジングエッジの
以前に信号ＤＱＳが発生する時間間隔または遅延された
ＤＱＳを示しており、ＣＡＳＥ ＩＩ（図６参照）のパ
ラメータｔＤＷＳＳｍａｘは、クロックサイクルＣ３に
おける信号ＥＸＴＣＬＫのライジングエッジの以後に信
号ＤＱＳが発生する時間間隔または遅延されたＤＱＳを
示している。
Ｓの発生と外部クロック信号ＥＸＴＣＬＫの発生との間
の相互タイミングに関して、ＣＡＳＥ Ｉ及びＣＡＳＥ
ＩＩを各々示している。また、図５及び図６には、比
較を目的として理想的なケース（ＩＤＥＡＬ）も示され
ている。パラメータｔＤＱＳＳは、書き込み命令による
外部クロック信号ＥＸＴＣＬＫのライジングエッジの発
生とデータストローブ信号ＤＱＳの第１ライジングエッ
ジの発生との間の時間を示す。理想的なケースにおい
て、信号ＤＱＳのライジングエッジは、クロックサイク
ルＣ３のスタート点で信号ＥＸＴＣＬＫのライジングエ
ッジと同時に発生する。ＣＡＳＥ Ｉ（図５参照）にお
いて、パラメータｔＤＷＳＳｍｉｎは、クロックサイク
ルＣ３における信号ＥＸＴＣＬＫのライジングエッジの
以前に信号ＤＱＳが発生する時間間隔または遅延された
ＤＱＳを示しており、ＣＡＳＥ ＩＩ（図６参照）のパ
ラメータｔＤＷＳＳｍａｘは、クロックサイクルＣ３に
おける信号ＥＸＴＣＬＫのライジングエッジの以後に信
号ＤＱＳが発生する時間間隔または遅延されたＤＱＳを
示している。
【００１６】図６に示したＣＡＳＥ ＩＩを参照する
と、パラメータｔＤＱＳＳｍａｘが増加することによっ
て、パラメータ内部ｔＤＱＳＳｍａｘは減少する。図５
に示したＣＡＳＥ Ｉを参照すると、パラメータｔＤＱ
ＳＳｍｉｎが減少することによって、パラメータ内部ｔ
ＤＱＳＳｍｉｎが減少する。パラメータ内部ｔＤＱＳＳ
ｍａｘ、 内部ｔＤＱＳＳｍｉｎは、メモリ書き込みフ
ェッチウィンドウ（ｍｅｍｏｒｙ ｗｒｉｔｅ ｆｅｔ
ｃｈ ｗｉｎｄｏｗ）内の信号ＰＣＬＫの内部タイミン
グマージン、すなわち、内部マージン１ＩＭ１及び内部
マージン２ＩＭ２を各々示す。内部クロック信号ＰＣＬ
Ｋのこのようなタイミングマージンが減少すると、回路
の高い周波数動作を低下させることになりうる。ＣＡＳ
Ｅ ＩＩで、タイミングマージンＩＭ１である内部ｔＤ
ＱＳＳｍａｘが十分に減少すると、例えば、フリップフ
ロップ１６４〜１６７で要求されるセットアップ時間が
侵食され、結果的に、回路の誤動作が誘発される。一
方、ＣＡＳＥ Ｉで、タイミングマージンＩＭ２である
内部ｔＤＱＳＳｍｉｎが過度に減少すると、例えば、フ
リップフロップ１６４〜１６７で要求するホールド時間
が侵食され、結果的に、回路の誤動作を誘発する。した
がって、回路の動作周波数が高ければ、このような問題
はさらに悪化する。
と、パラメータｔＤＱＳＳｍａｘが増加することによっ
て、パラメータ内部ｔＤＱＳＳｍａｘは減少する。図５
に示したＣＡＳＥ Ｉを参照すると、パラメータｔＤＱ
ＳＳｍｉｎが減少することによって、パラメータ内部ｔ
ＤＱＳＳｍｉｎが減少する。パラメータ内部ｔＤＱＳＳ
ｍａｘ、 内部ｔＤＱＳＳｍｉｎは、メモリ書き込みフ
ェッチウィンドウ（ｍｅｍｏｒｙ ｗｒｉｔｅ ｆｅｔ
ｃｈ ｗｉｎｄｏｗ）内の信号ＰＣＬＫの内部タイミン
グマージン、すなわち、内部マージン１ＩＭ１及び内部
マージン２ＩＭ２を各々示す。内部クロック信号ＰＣＬ
Ｋのこのようなタイミングマージンが減少すると、回路
の高い周波数動作を低下させることになりうる。ＣＡＳ
Ｅ ＩＩで、タイミングマージンＩＭ１である内部ｔＤ
ＱＳＳｍａｘが十分に減少すると、例えば、フリップフ
ロップ１６４〜１６７で要求されるセットアップ時間が
侵食され、結果的に、回路の誤動作が誘発される。一
方、ＣＡＳＥ Ｉで、タイミングマージンＩＭ２である
内部ｔＤＱＳＳｍｉｎが過度に減少すると、例えば、フ
リップフロップ１６４〜１６７で要求するホールド時間
が侵食され、結果的に、回路の誤動作を誘発する。した
がって、回路の動作周波数が高ければ、このような問題
はさらに悪化する。
【００１７】ここで、第１データラインＤＦ１、ＤＳ
１、ＤＦ２及びＤＳ２上にデータＤ１、Ｄ２、Ｄ３及び
Ｄ４をプリフェッチするために、内部クロック信号ＰＣ
ＬＫは、データスタートタイミングポイントとデータ終
了タイミングポイントとの間で発生するように設計され
る。パラメータ内部ｔＤＱＳＳｍａｘ、 内部ｔＤＱＳ
Ｓｍｉｎのタイミングマージンがさらに大きければ、メ
モリ装置の周波数特性をさらに向上させることができ
る。しかし、高い動作周波数は、パラメータ内部ｔＤＱ
ＳＳｍａｘ、 内部ｔＤＱＳＳｍｉｎのタイミングマー
ジンを悪化させる。データの量が多ければ、プロセス、
電圧及び温度ＰＴＶの変化が大きく、ｔＤＱＳＳのタイ
ミングマージンが減少する。また、このような変化のた
めに、エンジニアが回路を設計することがさらに難しく
なる。
１、ＤＦ２及びＤＳ２上にデータＤ１、Ｄ２、Ｄ３及び
Ｄ４をプリフェッチするために、内部クロック信号ＰＣ
ＬＫは、データスタートタイミングポイントとデータ終
了タイミングポイントとの間で発生するように設計され
る。パラメータ内部ｔＤＱＳＳｍａｘ、 内部ｔＤＱＳ
Ｓｍｉｎのタイミングマージンがさらに大きければ、メ
モリ装置の周波数特性をさらに向上させることができ
る。しかし、高い動作周波数は、パラメータ内部ｔＤＱ
ＳＳｍａｘ、 内部ｔＤＱＳＳｍｉｎのタイミングマー
ジンを悪化させる。データの量が多ければ、プロセス、
電圧及び温度ＰＴＶの変化が大きく、ｔＤＱＳＳのタイ
ミングマージンが減少する。また、このような変化のた
めに、エンジニアが回路を設計することがさらに難しく
なる。
【００１８】したがって、入力／出力インタフェースパ
ラメータｔＤＱＳＳをなくし、高い周波数範囲で確実に
書き込み動作を実行可能な半導体装置が要求される。
ラメータｔＤＱＳＳをなくし、高い周波数範囲で確実に
書き込み動作を実行可能な半導体装置が要求される。
【００１９】
【課題を解決するための手段】本発明の一特徴による
と、半導体メモリシステム及び方法が開示される。前記
メモリシステムは、データストローブ信号及び前記デー
タストローブ信号に同期したデータロード信号を発生す
るメモリ制御回路を含む。前記システムはまた、データ
を格納するためのメモリ回路を含む。前記メモリ回路
は、前記データストローブ信号及び前記データロード信
号を受け入れ、前記データストローブ信号及び前記デー
タロード信号に応答してデータを格納する。
と、半導体メモリシステム及び方法が開示される。前記
メモリシステムは、データストローブ信号及び前記デー
タストローブ信号に同期したデータロード信号を発生す
るメモリ制御回路を含む。前記システムはまた、データ
を格納するためのメモリ回路を含む。前記メモリ回路
は、前記データストローブ信号及び前記データロード信
号を受け入れ、前記データストローブ信号及び前記デー
タロード信号に応答してデータを格納する。
【００２０】本発明の一実施形態において、前記メモリ
回路はＳＤＲＡＭメモリ回路である。前記メモリ回路
は、前記データロード信号に応答して並列ロード信号を
発生するロード信号発生回路を含む。前記メモリ制御回
路は、前記データロード信号を発生するためのデータロ
ード信号発生回路を含む。前記データロード信号は、前
記データストローブ信号に同期して前記データロード信
号を発生する。
回路はＳＤＲＡＭメモリ回路である。前記メモリ回路
は、前記データロード信号に応答して並列ロード信号を
発生するロード信号発生回路を含む。前記メモリ制御回
路は、前記データロード信号を発生するためのデータロ
ード信号発生回路を含む。前記データロード信号は、前
記データストローブ信号に同期して前記データロード信
号を発生する。
【００２１】本発明の他の側面として、メモリ制御回路
及び半導体メモリ装置を制御するための方法が開示され
る。前記方法は、互いに同期したデータストローブ信号
及びデータロード信号を発生する段階と、前記データス
トローブ信号及び前記データロード信号に応答して前記
半導体メモリにデータを書き込む段階とを含む。
及び半導体メモリ装置を制御するための方法が開示され
る。前記方法は、互いに同期したデータストローブ信号
及びデータロード信号を発生する段階と、前記データス
トローブ信号及び前記データロード信号に応答して前記
半導体メモリにデータを書き込む段階とを含む。
【００２２】本発明の更に他の側面として、半導体メモ
リ装置が開示される。前記半導体メモリ装置は、データ
ストローブ信号及びデータロード信号を受け入れるイン
タフェースを含み、前記データストローブ信号及びデー
タロード信号は互いに同期化される。また、前記メモリ
装置は、前記データストローブ信号及びデータロード信
号に応答して前記半導体メモリ装置にデータを書き込む
書き込み回路を含む。
リ装置が開示される。前記半導体メモリ装置は、データ
ストローブ信号及びデータロード信号を受け入れるイン
タフェースを含み、前記データストローブ信号及びデー
タロード信号は互いに同期化される。また、前記メモリ
装置は、前記データストローブ信号及びデータロード信
号に応答して前記半導体メモリ装置にデータを書き込む
書き込み回路を含む。
【００２３】本発明によると、データストローブ信号及
びデータロード信号が互いに同期化されるので、例え
ば、従来の技術におけるようなパラメータｔＤＱＳＳが
除去されうる。したがって、ロード信号で内部タイミン
グマージンが調和（ｂａｌａｎｃｅ）する。その結果、
回路の機能的パラメータ（例えば、セットアップ及びホ
ールド時間が侵食されない。したがって、回路の高周波
数動作が非常に向上する。
びデータロード信号が互いに同期化されるので、例え
ば、従来の技術におけるようなパラメータｔＤＱＳＳが
除去されうる。したがって、ロード信号で内部タイミン
グマージンが調和（ｂａｌａｎｃｅ）する。その結果、
回路の機能的パラメータ（例えば、セットアップ及びホ
ールド時間が侵食されない。したがって、回路の高周波
数動作が非常に向上する。
【００２４】
【発明の実施の形態】図７は、本発明の望ましい実施形
態によるメモリシステム５０を示すブロック図である。
システム５０は、データ及び制御信号をメモリ回路５０
０に提供するメモリコントローラ５２を含む。メモリ回
路５００は、例えばＳＤＲＡＭ回路で構成されうる。メ
モリ回路５００は、ＳＤＲＡＭメモリセルを含むＳＤＲ
ＡＭ記憶装置５６０と、ＳＤＲＡＭメモリセルへのデー
タ書き込みを制御し、メモリ回路５００の他の機能を実
行するＳＤＲＡＭデータ入力及び制御回路６０を含む。
態によるメモリシステム５０を示すブロック図である。
システム５０は、データ及び制御信号をメモリ回路５０
０に提供するメモリコントローラ５２を含む。メモリ回
路５００は、例えばＳＤＲＡＭ回路で構成されうる。メ
モリ回路５００は、ＳＤＲＡＭメモリセルを含むＳＤＲ
ＡＭ記憶装置５６０と、ＳＤＲＡＭメモリセルへのデー
タ書き込みを制御し、メモリ回路５００の他の機能を実
行するＳＤＲＡＭデータ入力及び制御回路６０を含む。
【００２５】メモリコントローラ５２とメモリ回路５０
０との間のインタフェースは、アドレスＡＤＤＲ及びデ
ータＤＩＮ信号を伝達する。また、インタフェースは、
データストローブ信号ＤＱＳ、外部クロック信号ＥＸＴ
ＣＬＫ及び命令ＣＭＤｓを含む多様な制御信号と、チッ
プ選択信号ＣＳＢ、行アドレスストローブ信号ＲＡＳ
Ｂ、列アドレスストローブ信号ＣＡＳＢ及び書き込みイ
ネーブル信号ＷＥＢを含むタイミング信号を伝達する。
本発明の１つの実施形態によると、メモリコントローラ
５２とメモリ回路５００との間のインタフェースは、デ
ータストローブ信号ＤＱＳに同期した外部データロード
信号ＤＬを含む。外部データロード信号ＤＬは、メモリ
回路５００内のデータのラッチを同期させるために使用
され、その結果、パラメータｔＤＤＱＳＳは使用され
ず、したがって、フェッチウィンドウ内部マージンパラ
メータも使用されない。これがシステムの高周波性能を
非常に向上させる。
０との間のインタフェースは、アドレスＡＤＤＲ及びデ
ータＤＩＮ信号を伝達する。また、インタフェースは、
データストローブ信号ＤＱＳ、外部クロック信号ＥＸＴ
ＣＬＫ及び命令ＣＭＤｓを含む多様な制御信号と、チッ
プ選択信号ＣＳＢ、行アドレスストローブ信号ＲＡＳ
Ｂ、列アドレスストローブ信号ＣＡＳＢ及び書き込みイ
ネーブル信号ＷＥＢを含むタイミング信号を伝達する。
本発明の１つの実施形態によると、メモリコントローラ
５２とメモリ回路５００との間のインタフェースは、デ
ータストローブ信号ＤＱＳに同期した外部データロード
信号ＤＬを含む。外部データロード信号ＤＬは、メモリ
回路５００内のデータのラッチを同期させるために使用
され、その結果、パラメータｔＤＤＱＳＳは使用され
ず、したがって、フェッチウィンドウ内部マージンパラ
メータも使用されない。これがシステムの高周波性能を
非常に向上させる。
【００２６】図８は図７に示したメモリコントローラ５
２の一実施形態を示す図面である。メモリコントローラ
５２は、図面に示した回路間のインタフェースを実行す
るプロセッサ７１を含む。また、コントローラ５２は、
外部クロック信号ＥＸＴＣＬＫを発生及び出力する外部
クロック発生器７３、ＤＱＳ信号を発生及び出力するＤ
ＱＳ信号発生器７５、外部データロード信号ＤＬを発生
及び出力する外部データロード信号発生器７７、データ
信号ＤＩＮを発生及び出力するデータ発生器７９、アド
レス信号ＡＤＤＲを発生及び出力するアドレス発生器８
１、そしてシステムで使用される多様な命令信号ＣＭＤ
を発生及び出力する命令発生器８３を含む。ここでは、
独立した信号発生回路が各々の信号または信号のセット
を発生することで示されているが、これらの信号発生回
路は結合されることができ、そして／または、プロセッ
サ７１によって信号発生機能の一部または全体が実現さ
れることができる。また、ＤＬ信号がＤＱＳ信号に同期
して発生するので、ここではＤＱＳ信号発生器７５及び
ＤＬ信号発生器７７が互いにインタフェースされるもの
として示されている。
２の一実施形態を示す図面である。メモリコントローラ
５２は、図面に示した回路間のインタフェースを実行す
るプロセッサ７１を含む。また、コントローラ５２は、
外部クロック信号ＥＸＴＣＬＫを発生及び出力する外部
クロック発生器７３、ＤＱＳ信号を発生及び出力するＤ
ＱＳ信号発生器７５、外部データロード信号ＤＬを発生
及び出力する外部データロード信号発生器７７、データ
信号ＤＩＮを発生及び出力するデータ発生器７９、アド
レス信号ＡＤＤＲを発生及び出力するアドレス発生器８
１、そしてシステムで使用される多様な命令信号ＣＭＤ
を発生及び出力する命令発生器８３を含む。ここでは、
独立した信号発生回路が各々の信号または信号のセット
を発生することで示されているが、これらの信号発生回
路は結合されることができ、そして／または、プロセッ
サ７１によって信号発生機能の一部または全体が実現さ
れることができる。また、ＤＬ信号がＤＱＳ信号に同期
して発生するので、ここではＤＱＳ信号発生器７５及び
ＤＬ信号発生器７７が互いにインタフェースされるもの
として示されている。
【００２７】図９は本発明の望ましい実施形態によるＳ
ＤＲＡＭメモリ回路５００のブロック図である。図９を
参照すると、ＳＤＲＡＭ５００は、データストローブ信
号ＤＱＳが入力されて内部データストローブ信号ＰＤＱ
Ｓを出力するＤＱＳ入力バッファ５１０、データＤＩＮ
が入力されて内部入力データＰＤＩＮを出力するデータ
入力バッフア５２０、データロード信号ＤＬを受け入れ
て内部データロード信号ＰＤＬを出力するデータロード
入力バッファ５３０、データラッチ回路５４０、並列ロ
ード信号発生回路５５０、及びメモリセルアレイ５６０
を含む。データストローブ信号入力バッファ５１０、デ
ータ入力バッファ５２０及びデータロード入力バッファ
５３０は、従来の入力バッファと同様に構成されうる。
内部信号ＰＤＱＳ、ＰＤＩＮ及びＰＤＬを各々発生する
ために、ＤＱＳ入力バッファ５１０はデータストローブ
信号ＤＱＳを一時的に保持し、データ入力バッファ５２
０はデータＤＩＮを一時的に保持し、データロード入力
バッフア５３０はデータロード信号ＤＬを一時的に保持
する。
ＤＲＡＭメモリ回路５００のブロック図である。図９を
参照すると、ＳＤＲＡＭ５００は、データストローブ信
号ＤＱＳが入力されて内部データストローブ信号ＰＤＱ
Ｓを出力するＤＱＳ入力バッファ５１０、データＤＩＮ
が入力されて内部入力データＰＤＩＮを出力するデータ
入力バッフア５２０、データロード信号ＤＬを受け入れ
て内部データロード信号ＰＤＬを出力するデータロード
入力バッファ５３０、データラッチ回路５４０、並列ロ
ード信号発生回路５５０、及びメモリセルアレイ５６０
を含む。データストローブ信号入力バッファ５１０、デ
ータ入力バッファ５２０及びデータロード入力バッファ
５３０は、従来の入力バッファと同様に構成されうる。
内部信号ＰＤＱＳ、ＰＤＩＮ及びＰＤＬを各々発生する
ために、ＤＱＳ入力バッファ５１０はデータストローブ
信号ＤＱＳを一時的に保持し、データ入力バッファ５２
０はデータＤＩＮを一時的に保持し、データロード入力
バッフア５３０はデータロード信号ＤＬを一時的に保持
する。
【００２８】データラッチ回路５４０は、内部データス
トローブ信号ＰＤＱＳに応答してデータ入力バッファ５
２０の出力から内部データ入力ＰＤＩＮをロードし、こ
れを並列ロード信号発生回路５５０から出力される並列
ロード信号ＰＬＯＡＤに応答してメモリセルアレイ５６
０に伝達する。並列ロード信号発生回路５５０は、デー
タロード入力バッファ５３０から出力される内部データ
ロード信号ＰＤＬを受け入れ、ＤＱＳ入力バッファ５１
０から出力される内部データストローブ信号ＰＤＱＳに
応答して並列ロード信号ＰＬＯＡＤを発生する。
トローブ信号ＰＤＱＳに応答してデータ入力バッファ５
２０の出力から内部データ入力ＰＤＩＮをロードし、こ
れを並列ロード信号発生回路５５０から出力される並列
ロード信号ＰＬＯＡＤに応答してメモリセルアレイ５６
０に伝達する。並列ロード信号発生回路５５０は、デー
タロード入力バッファ５３０から出力される内部データ
ロード信号ＰＤＬを受け入れ、ＤＱＳ入力バッファ５１
０から出力される内部データストローブ信号ＰＤＱＳに
応答して並列ロード信号ＰＬＯＡＤを発生する。
【００２９】図１０は図９に示したデータラッチ回路５
４０及び並列ロード信号発生回路のブロック図である。
図１０を参照すると、データラッチ回路５４０は、反転
された内部データストローブ信号ＰＤＱＳＢを発生する
インバータ１３０、反転された内部データストローブ信
号ＰＤＱＳＢに応答して第１グループのデータラインＤ
Ｆ１、ＤＳ１、ＤＦ２及びＤＳ２上に内部データＰＤＩ
Ｎをロードするデータロード回路５４２、及び第１グル
ープのデータライン上のデータをプリフェッチ及びラッ
チし、並列ロード信号ＰＬＯＡＤに応答して、第２グル
ープのデータラインに対してラッチされたデータを伝達
するデータフェッチ回路５４４を含む。
４０及び並列ロード信号発生回路のブロック図である。
図１０を参照すると、データラッチ回路５４０は、反転
された内部データストローブ信号ＰＤＱＳＢを発生する
インバータ１３０、反転された内部データストローブ信
号ＰＤＱＳＢに応答して第１グループのデータラインＤ
Ｆ１、ＤＳ１、ＤＦ２及びＤＳ２上に内部データＰＤＩ
Ｎをロードするデータロード回路５４２、及び第１グル
ープのデータライン上のデータをプリフェッチ及びラッ
チし、並列ロード信号ＰＬＯＡＤに応答して、第２グル
ープのデータラインに対してラッチされたデータを伝達
するデータフェッチ回路５４４を含む。
【００３０】データロード回路５４２は、複数のフリッ
プフロップ１５０及び１６０〜１６３を含む。第１フリ
ップフロップ１５０は、図３に示したフリップフロップ
と同様に構成され、内部データストローブ信号ＰＤＱＳ
Ｂのハイレベルに応答して内部データ入力ＰＤＩＮをラ
ッチする。他のフリップフロップ１６０〜１６３は、図
４に示したフリップフロップと同様に構成される。第２
フリップフロップ１６０は、反転された内部データスト
ローブ信号ＰＤＱＳＢのローレベルに応答してデータＰ
ＤＩＮをラッチし、続けて、反転された内部データスト
ローブ信号ＰＤＱＳＢのハイレベルに応答して、ラッチ
されたデータを第１グループの４番目のデータラインＤ
Ｓ２にロードする。第３フリップフロップ１６１は、反
転された内部データストローブ信号ＰＤＱＳＢのローレ
ベルに応答してフリップフロップ１５０の出力をラッチ
し、続けて、信号ＰＤＱＳＢのハイレベルに応答して、
第１グループの第３データラインＤＦ２に対してラッチ
されたデータをロードする。第４フリップフロップ１６
２は、反転された内部データストローブ信号ＰＤＱＳＢ
のローレベルに応答して第１フリップフロップ１５０の
出力をラッチし、続けて、信号ＰＤＱＳＢのハイレベル
に応答して、第１グループの第２データラインＤＳ１に
対してラッチされたデータをロードする。第５フリップ
フロップ１６３は、反転された内部データストロボ信号
ＰＤＱＳＢのローレベルに応答して第１フリップフロッ
プ１５０の出力をラッチし、続けて、信号ＰＤＱＳＢの
ハイレベルに応答して、第１グループの第４データライ
ンＤＦ１に対してラッチされたデータをロードする。
プフロップ１５０及び１６０〜１６３を含む。第１フリ
ップフロップ１５０は、図３に示したフリップフロップ
と同様に構成され、内部データストローブ信号ＰＤＱＳ
Ｂのハイレベルに応答して内部データ入力ＰＤＩＮをラ
ッチする。他のフリップフロップ１６０〜１６３は、図
４に示したフリップフロップと同様に構成される。第２
フリップフロップ１６０は、反転された内部データスト
ローブ信号ＰＤＱＳＢのローレベルに応答してデータＰ
ＤＩＮをラッチし、続けて、反転された内部データスト
ローブ信号ＰＤＱＳＢのハイレベルに応答して、ラッチ
されたデータを第１グループの４番目のデータラインＤ
Ｓ２にロードする。第３フリップフロップ１６１は、反
転された内部データストローブ信号ＰＤＱＳＢのローレ
ベルに応答してフリップフロップ１５０の出力をラッチ
し、続けて、信号ＰＤＱＳＢのハイレベルに応答して、
第１グループの第３データラインＤＦ２に対してラッチ
されたデータをロードする。第４フリップフロップ１６
２は、反転された内部データストローブ信号ＰＤＱＳＢ
のローレベルに応答して第１フリップフロップ１５０の
出力をラッチし、続けて、信号ＰＤＱＳＢのハイレベル
に応答して、第１グループの第２データラインＤＳ１に
対してラッチされたデータをロードする。第５フリップ
フロップ１６３は、反転された内部データストロボ信号
ＰＤＱＳＢのローレベルに応答して第１フリップフロッ
プ１５０の出力をラッチし、続けて、信号ＰＤＱＳＢの
ハイレベルに応答して、第１グループの第４データライ
ンＤＦ１に対してラッチされたデータをロードする。
【００３１】データフェッチ回路５４４は、第１グルー
プのデータライン上にデータＤＦ１、ＤＳ１、ＤＦ２及
びＤＳ２をラッチし、ラッチされたデータを第２グルー
プのデータラインＤＩ１、ＤＩ２、ＤＩ３及びＤＩ４に
伝達する。第６乃至第９フリップフロップ１６４〜１６
７は、図４に示したフリップフロップと同様に構成され
る。第２データラインＤＩ１、ＤＩ２、ＤＩ３及びＤＩ
４上のデータは、メモリセルアレイ５６０に格納され
る。データフェッチ回路５４４は、並列ロード信号ＰＬ
ＯＡＤに応答して第１グループの第１データライン上の
データをラッチする第６フリップフロップ１６４、並列
ロード信号ＰＬＯＡＤに応答して第１グループの第２デ
ータライン上のデータをラッチする第７フリップフロッ
プ１６５、並列ロード信号ＰＬＯＡＤに応答して第１グ
ループの第３データライン上のデータをラッチする第８
フリップフロップ１６６、並列ロード信号ＰＬＯＡＤに
応答して第１グループの第４データライン上のデータを
ラッチする第９フリップフロップ１６７を含む。
プのデータライン上にデータＤＦ１、ＤＳ１、ＤＦ２及
びＤＳ２をラッチし、ラッチされたデータを第２グルー
プのデータラインＤＩ１、ＤＩ２、ＤＩ３及びＤＩ４に
伝達する。第６乃至第９フリップフロップ１６４〜１６
７は、図４に示したフリップフロップと同様に構成され
る。第２データラインＤＩ１、ＤＩ２、ＤＩ３及びＤＩ
４上のデータは、メモリセルアレイ５６０に格納され
る。データフェッチ回路５４４は、並列ロード信号ＰＬ
ＯＡＤに応答して第１グループの第１データライン上の
データをラッチする第６フリップフロップ１６４、並列
ロード信号ＰＬＯＡＤに応答して第１グループの第２デ
ータライン上のデータをラッチする第７フリップフロッ
プ１６５、並列ロード信号ＰＬＯＡＤに応答して第１グ
ループの第３データライン上のデータをラッチする第８
フリップフロップ１６６、並列ロード信号ＰＬＯＡＤに
応答して第１グループの第４データライン上のデータを
ラッチする第９フリップフロップ１６７を含む。
【００３２】並列ロード信号発生回路５５０は、内部デ
ータストローブ信号ＰＤＱＳに応答して内部データロー
ド信号ＰＤＬをラッチし、並列ロード信号ＰＬＯＡＤを
発生する。並列ロード信号ＰＬＯＡＤは、内部データス
トローブ信号ＰＤＱＳの４番目のライジングエッジで活
性化される。並列ロード信号発生回路５５０は、データ
ストローブ信号ＤＱＳ（内部データストロボ信号ＰＤＱ
Ｓ）に応答してデータロード信号ＤＬ（内部データロー
ド信号ＰＤＬ）をラッチする第１０フリップフロップ５
５１、データストローブ信号に応答して第１０フリップ
フロップ５５１の出力をラッチする第１１フリップフロ
ップ５５２、データストローブ信号に応答して第１１フ
リップフロップ５５２の出力をラッチする第１２フリッ
プフロップ５５３、及びデータストローブ信号に応答し
て第１２フリップフロップ５５３の出力をラッチする第
１３フリップフロップ５５４を含む。
ータストローブ信号ＰＤＱＳに応答して内部データロー
ド信号ＰＤＬをラッチし、並列ロード信号ＰＬＯＡＤを
発生する。並列ロード信号ＰＬＯＡＤは、内部データス
トローブ信号ＰＤＱＳの４番目のライジングエッジで活
性化される。並列ロード信号発生回路５５０は、データ
ストローブ信号ＤＱＳ（内部データストロボ信号ＰＤＱ
Ｓ）に応答してデータロード信号ＤＬ（内部データロー
ド信号ＰＤＬ）をラッチする第１０フリップフロップ５
５１、データストローブ信号に応答して第１０フリップ
フロップ５５１の出力をラッチする第１１フリップフロ
ップ５５２、データストローブ信号に応答して第１１フ
リップフロップ５５２の出力をラッチする第１２フリッ
プフロップ５５３、及びデータストローブ信号に応答し
て第１２フリップフロップ５５３の出力をラッチする第
１３フリップフロップ５５４を含む。
【００３３】並列ロード信号ＰＬＯＡＤを活性化させる
フリップフロップの数は、書き込みレイテンシの数及び
バーストデータの数により定義される。書き込みレイテ
ンシは、書き込み命令の初期化及び第１データ入力の間
の時間間隔内のクロックサイクルの数により定義され
る。ここでは、書き込みレイテンシが１であり、バース
トデータの数が４である場合が説明されている。データ
は、データストローブ信号ＤＱＳのライジングエッジ及
びフォーリングエッジの双方で入力され、並列ロード信
号ＰＬＯＡＤは、４つのフリップフロップ５５１〜５５
４を通過した後に活性化され、並列データをプリフェッ
チする。フリップフロップの数は、書き込みレイテンシ
及びデータのバースト長さに従って変更することができ
る。書き込みレイテンシ及びバースト長さは、パワーア
ップシーケンスで定義される。一般的に、ＤＲＡＭは、
このような設定のために、モードレジスタセット（ｍｏ
ｄｅｒｅｇｉｓｔｅｒ ｓｅｔ：ＭＲＳ）を使用する。
フリップフロップの数は、書き込みレイテンシの数及び
バーストデータの数により定義される。書き込みレイテ
ンシは、書き込み命令の初期化及び第１データ入力の間
の時間間隔内のクロックサイクルの数により定義され
る。ここでは、書き込みレイテンシが１であり、バース
トデータの数が４である場合が説明されている。データ
は、データストローブ信号ＤＱＳのライジングエッジ及
びフォーリングエッジの双方で入力され、並列ロード信
号ＰＬＯＡＤは、４つのフリップフロップ５５１〜５５
４を通過した後に活性化され、並列データをプリフェッ
チする。フリップフロップの数は、書き込みレイテンシ
及びデータのバースト長さに従って変更することができ
る。書き込みレイテンシ及びバースト長さは、パワーア
ップシーケンスで定義される。一般的に、ＤＲＡＭは、
このような設定のために、モードレジスタセット（ｍｏ
ｄｅｒｅｇｉｓｔｅｒ ｓｅｔ：ＭＲＳ）を使用する。
【００３４】図１１は本発明の望ましい実施形態による
書き込み動作のタイミング図である。図１１を参照する
と、クロックサイクルＣ２でデータロード信号ＤＬは、
データストローブ信号ＤＱＳに応答して第１書き込み命
令ＷＲＩＴＥ１と共に入力される。また、クロックサイ
クルＣ４において、データロード信号ＤＬは、データス
トローブ信号ＤＱＳに応答して第２書き込み命令ＷＲＩ
ＴＥ２と共に入力される。書き込み命令ＷＲＩＴＥ１、
ＷＲＩＴＥ２は、クロック信号ＥＸＴＣＬＫの二サイク
ル間隔で入力される。ＤＤＲ ＳＤＲＡＭの場合には、
入力データは、データストローブ信号ＤＱＳのエッジご
とに、すなわち、ライジングエッジ及びフォーリングエ
ッジに応答して入力される。データＤ１〜Ｄ４は、第１
書き込み命令ＷＲＩＴＥ１によりバースト入力される。
データＤ５〜Ｄ８は、第２書き込み命令ＷＲＩＴＥ２に
よりバースト入力される。入力データＤＩＮ及びデータ
ロード信号ＤＬは、データストローブ信号ＤＱＳと同期
して入力される。
書き込み動作のタイミング図である。図１１を参照する
と、クロックサイクルＣ２でデータロード信号ＤＬは、
データストローブ信号ＤＱＳに応答して第１書き込み命
令ＷＲＩＴＥ１と共に入力される。また、クロックサイ
クルＣ４において、データロード信号ＤＬは、データス
トローブ信号ＤＱＳに応答して第２書き込み命令ＷＲＩ
ＴＥ２と共に入力される。書き込み命令ＷＲＩＴＥ１、
ＷＲＩＴＥ２は、クロック信号ＥＸＴＣＬＫの二サイク
ル間隔で入力される。ＤＤＲ ＳＤＲＡＭの場合には、
入力データは、データストローブ信号ＤＱＳのエッジご
とに、すなわち、ライジングエッジ及びフォーリングエ
ッジに応答して入力される。データＤ１〜Ｄ４は、第１
書き込み命令ＷＲＩＴＥ１によりバースト入力される。
データＤ５〜Ｄ８は、第２書き込み命令ＷＲＩＴＥ２に
よりバースト入力される。入力データＤＩＮ及びデータ
ロード信号ＤＬは、データストローブ信号ＤＱＳと同期
して入力される。
【００３５】クロックサイクルＣ３において、データＤ
１、Ｄ２は、反転された内部データストローブ信号ＰＤ
ＱＳＢに応答して第１グループのデータラインＤＦ２、
ＤＳ２上にロードされる。クロックサイクルＣ４におい
て、データＤ１、Ｄ２、Ｄ３及びＤ４は、反転された内
部データストローブ信号ＰＤＱＳＢに応答して第１グル
ープのデータラインＤＦ１、ＤＳ１，ＤＦ２、ＤＳ２上
にロードされる。クロックサイクルＣ５において、デー
タＤ３、Ｄ４、Ｄ５及びＤ６は、信号ＰＤＱＳＢに応答
して第１グループのデータライン上にロードされる。デ
ータＤ４及びＤ５は、連続する書き込み命令ＷＲＩＴＥ
２によって入力される。クロックサイクルＣ６におい
て、データＤ５、Ｄ６、Ｄ７及びＤ８は、信号ＰＤＱＳ
Ｂに応答して第１グループのデータライン上にロードさ
れる。
１、Ｄ２は、反転された内部データストローブ信号ＰＤ
ＱＳＢに応答して第１グループのデータラインＤＦ２、
ＤＳ２上にロードされる。クロックサイクルＣ４におい
て、データＤ１、Ｄ２、Ｄ３及びＤ４は、反転された内
部データストローブ信号ＰＤＱＳＢに応答して第１グル
ープのデータラインＤＦ１、ＤＳ１，ＤＦ２、ＤＳ２上
にロードされる。クロックサイクルＣ５において、デー
タＤ３、Ｄ４、Ｄ５及びＤ６は、信号ＰＤＱＳＢに応答
して第１グループのデータライン上にロードされる。デ
ータＤ４及びＤ５は、連続する書き込み命令ＷＲＩＴＥ
２によって入力される。クロックサイクルＣ６におい
て、データＤ５、Ｄ６、Ｄ７及びＤ８は、信号ＰＤＱＳ
Ｂに応答して第１グループのデータライン上にロードさ
れる。
【００３６】クロックサイクルＣ２において、データロ
ード信号ＤＬは、データストローブ信号ＤＱＳのライジ
ングエッジに応答して第１書き込み命令ＷＲＩＴＥ１と
共に入力される。信号ＤＬは、クロックサイクルＣ５で
内部並列ロード信号ＰＬＯＡＤを発生するために、並列
ロード信号発生回路５５０で使用される。並列ロード信
号発生回路５５０は４つのフリップフロップを含むの
で、信号ＰＬＯＡＤはクロックサイクルＣ５で活性化さ
れる。他の実施形態において、並列ロード信号ＰＬＯＡ
Ｄは、パルス信号発生器（図示せず）によって発生して
もよい。クロックサイクルＣ４において、データロード
信号ＤＬは、データストローブ信号ＤＱＳのライジング
エッジに応答して第２書き込み命令ＷＲＩＴＥ２と共に
入力され、クロックサイクルＣ７において、内部並列ロ
ード信号ＰＬＯＡＤを発生するために並列ロード信号発
生回路５５０によって使用される。
ード信号ＤＬは、データストローブ信号ＤＱＳのライジ
ングエッジに応答して第１書き込み命令ＷＲＩＴＥ１と
共に入力される。信号ＤＬは、クロックサイクルＣ５で
内部並列ロード信号ＰＬＯＡＤを発生するために、並列
ロード信号発生回路５５０で使用される。並列ロード信
号発生回路５５０は４つのフリップフロップを含むの
で、信号ＰＬＯＡＤはクロックサイクルＣ５で活性化さ
れる。他の実施形態において、並列ロード信号ＰＬＯＡ
Ｄは、パルス信号発生器（図示せず）によって発生して
もよい。クロックサイクルＣ４において、データロード
信号ＤＬは、データストローブ信号ＤＱＳのライジング
エッジに応答して第２書き込み命令ＷＲＩＴＥ２と共に
入力され、クロックサイクルＣ７において、内部並列ロ
ード信号ＰＬＯＡＤを発生するために並列ロード信号発
生回路５５０によって使用される。
【００３７】クロックサイクルＣ５において、並列ロー
ド信号ＰＬＯＡＤは、第１グループのデータラインＤＦ
１、ＤＳ１、ＤＦ２及びＤＳ２上のデータＤ１、Ｄ２、
Ｄ３及びＤ４と内部タイミングマージン１（図１１中で
は、”内部マージン１”）及び内部タイミングマージン
２（図１１中では、”内部マージン２”）を有する。デ
ータロード信号ＤＬがデータストローブ信号ＤＱＳと同
期して入力されるので、内部タイミングマージン１及び
２は、同一のＤＱＳドメイン内にある。これらの内部マ
ージンは同一の時間間隔である。その結果、従来技術の
システムにおけるようなホールド時間及びセットアップ
時間の侵食を除去することが可能である。したがって、
高周波動作が非常に向上する。第１グループのデータラ
イン上のデータＤ１、Ｄ２、Ｄ３及びＤ４が並列ロード
信号ＰＬＯＡＤに応答して第２グループのデータライン
ＤＩ１、ＤＩ２，ＤＩ３及びＤＩ４に伝達される。クロ
ックサイクルＣ７における動作は、クロックサイクルＣ
５の動作と類似であるので、説明を省略する。
ド信号ＰＬＯＡＤは、第１グループのデータラインＤＦ
１、ＤＳ１、ＤＦ２及びＤＳ２上のデータＤ１、Ｄ２、
Ｄ３及びＤ４と内部タイミングマージン１（図１１中で
は、”内部マージン１”）及び内部タイミングマージン
２（図１１中では、”内部マージン２”）を有する。デ
ータロード信号ＤＬがデータストローブ信号ＤＱＳと同
期して入力されるので、内部タイミングマージン１及び
２は、同一のＤＱＳドメイン内にある。これらの内部マ
ージンは同一の時間間隔である。その結果、従来技術の
システムにおけるようなホールド時間及びセットアップ
時間の侵食を除去することが可能である。したがって、
高周波動作が非常に向上する。第１グループのデータラ
イン上のデータＤ１、Ｄ２、Ｄ３及びＤ４が並列ロード
信号ＰＬＯＡＤに応答して第２グループのデータライン
ＤＩ１、ＤＩ２，ＤＩ３及びＤＩ４に伝達される。クロ
ックサイクルＣ７における動作は、クロックサイクルＣ
５の動作と類似であるので、説明を省略する。
【００３８】その結果、データストローブ信号ＤＱＳ及
び外部クロック信号ＥＸＴＣＬＫの間の入力／出力パラ
メータｔＤＱＳＳｍｉｎ／ｍａｘは本発明が適用された
回路には存在せず、データストローブ信号ＤＱＳ及びデ
ータロード信号ＤＬは常に同期化して入力される。した
がって、従来に比べてタイミングマージンが広くなる。
び外部クロック信号ＥＸＴＣＬＫの間の入力／出力パラ
メータｔＤＱＳＳｍｉｎ／ｍａｘは本発明が適用された
回路には存在せず、データストローブ信号ＤＱＳ及びデ
ータロード信号ＤＬは常に同期化して入力される。した
がって、従来に比べてタイミングマージンが広くなる。
【００３９】図１２は並列ロード信号ＰＬＯＡＤの活性
化タイミングの変化を示すタイミング図である。並列ロ
ード信号ＰＬＯＡＯの活性化タイミングは、図１２に示
した第１グループのデータラインのタイミング変化に従
って変化する。図１２に示した条件下で、システムの動
作は、図１１に示したシステムのそれと類似であるの
で、重複した説明を避けるため、これについての説明を
省略する。
化タイミングの変化を示すタイミング図である。並列ロ
ード信号ＰＬＯＡＯの活性化タイミングは、図１２に示
した第１グループのデータラインのタイミング変化に従
って変化する。図１２に示した条件下で、システムの動
作は、図１１に示したシステムのそれと類似であるの
で、重複した説明を避けるため、これについての説明を
省略する。
【００４０】例示的な望ましい実施形態を利用して本発
明を説明したが、本発明の範囲は開示された実施形態に
限定されないことが理解されるべきである。むしろ、本
発明の範囲には、多様な変形例及びそれと類似したあら
ゆる構成が含まれうる。したがって、特許請求の範囲は
そのような変形例及びそれと類似したあらゆる構成を含
むものとして広く解釈されるべきである。
明を説明したが、本発明の範囲は開示された実施形態に
限定されないことが理解されるべきである。むしろ、本
発明の範囲には、多様な変形例及びそれと類似したあら
ゆる構成が含まれうる。したがって、特許請求の範囲は
そのような変形例及びそれと類似したあらゆる構成を含
むものとして広く解釈されるべきである。
【００４１】
【発明の効果】前述のように、本発明によると、データ
ストローブ信号及びデータロード信号が互いに同期化さ
れるので、例えば、従来の技術のパラメータｔＤＱＳＳ
が除去される。したがって、ロード信号で内部タイミン
グマージンが調和（ｂａｌａｎｃｅ）される。その結
果、回路の機能的パラメータ（例えば、セットアップ及
びホールド時間）が侵食されない。したがって、回路の
高周波数動作が非常に向上する。
ストローブ信号及びデータロード信号が互いに同期化さ
れるので、例えば、従来の技術のパラメータｔＤＱＳＳ
が除去される。したがって、ロード信号で内部タイミン
グマージンが調和（ｂａｌａｎｃｅ）される。その結
果、回路の機能的パラメータ（例えば、セットアップ及
びホールド時間）が侵食されない。したがって、回路の
高周波数動作が非常に向上する。
【図１】従来のメモリシステムを概略的に示すブロック
図である。
図である。
【図２】図１に示したＳＤＲＡＭデータ入力回路の一部
を示す図面である。
を示す図面である。
【図３】図２に示したフリップフロップ回路の図面であ
る。
る。
【図４】図２に示した他のフリップフロップ回路の図面
である。
である。
【図５】図２の書き込み動作を示すタイミング図であ
る。
る。
【図６】図２の書き込み動作を示すタイミング図であ
る。
る。
【図７】本発明の望ましい実施形態によるメモリシステ
ムを示すブロック図である。
ムを示すブロック図である。
【図８】図７に示したメモリコントローラの一実施形態
を示すブロック図である。
を示すブロック図である。
【図９】本発明の望ましい実施形態によるＳＤＲＡＭメ
モリ回路のブロック図である。
モリ回路のブロック図である。
【図１０】図９に示したデータラッチ回路及び並列ロー
ド信号発生回路を示すブロック図である。
ド信号発生回路を示すブロック図である。
【図１１】本発明の望ましい実施形態による書き込み動
作のタイミング図である。
作のタイミング図である。
【図１２】図１１に示した書き込み動作における並列ロ
ード信号ＰＬＯＡＤの活性化タイミングの変化を示すタ
イミング図である。
ード信号ＰＬＯＡＤの活性化タイミングの変化を示すタ
イミング図である。
５００ ＳＤＲＡＭメモリ回路
５１０ ＤＱＳ入力バッファ
５２０ データ入力バッファ
５３０ データロード入力バッファ
５４０ データラッチ回路
５５０ 並列ロード信号発生回路
５６０ メモリセルアレイ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5B060 CC01
5M024 AA44 AA49 BB03 BB34 DD32
JJ02 JJ04 JJ18 PP01 PP02
PP07
Claims (27)
- 【請求項１】 半導体メモリシステムにおいて、 データストローブ信号及び前記データストローブ信号に
同期したデータロード信号を発生するメモリ制御回路
と、 前記データストローブ信号及び前記データロード信号を
受け入れ、前記データストローブ信号及び前記データロ
ード信号に応答してデータを格納するメモリとを含むこ
とを特徴とする半導体メモリシステム。 - 【請求項２】 前記メモリ回路はＳＤＲＡＭメモリ回路
を含むことを特徴とする請求項１に記載の半導体メモリ
システム。 - 【請求項３】 前記メモリ回路は前記データロード信号
に応答して並列ロード信号を発生するロード信号発生回
路を含むことを特徴とする請求項１に記載の半導体メモ
リシステム。 - 【請求項４】 前記メモリ制御回路は前記データロード
信号を発生するためのデータロード信号発生回路を含む
ことを特徴とする請求項１に記載の半導体メモリシステ
ム。 - 【請求項５】 前記データロード信号発生回路は前記デ
ータストローブ信号に同期して前記データロード信号を
発生することを特徴とする請求項４に記載の半導体メモ
リシステム。 - 【請求項６】 半導体メモリにデータを書き込むデータ
書き込み方法において、 互いに同期したデータストローブ信号及びデータロード
信号を発生する段階と、 前記データストローブ信号及び前記データロード信号に
応答して前記半導体メモリにデータを書き込む段階とを
含むことを特徴とする半導体メモリのデータ書き込み方
法。 - 【請求項７】 前記メモリはＳＤＲＡＭメモリ回路を含
むことを特徴とする請求項６に記載の半導体メモリのデ
ータ書き込み方法。 - 【請求項８】 前記メモリは前記データストローブ信号
に応答して並列ロード信号を発生するロード信号発生回
路を含むことを特徴とする請求項６に記載の半導体メモ
リのデータ書き込み方法。 - 【請求項９】 前記データロード信号に応答して並列ロ
ード信号を発生する段階をさらに含むことを特徴とする
請求項６に記載の半導体メモリのデータ書き込み方法。 - 【請求項１０】 半導体メモリシステムにおいて、 データストローブ信号を発生するデータストローブ信号
発生回路、及び、前記データストローブ信号に同期した
データロード信号を発生するデータロード信号発生回路
を含むメモリ制御回路と、 ＳＤＲＡＭメモリ回路、前記メモリ制御回路から前記デ
ータロード信号及び前記データストローブ信号を受け入
れるインタフェース、前記データロード信号に応答して
並列ロード信号を発生するロード信号発生回路、並び
に、前記データロード信号、前記データストローブ信号
及び前記並列ロード信号に応答して前記ＳＤＲＡＭメモ
リ回路にデータを書き込む書き込み回路とを含むことを
特徴とする半導体メモリシステム。 - 【請求項１１】 半導体メモリにデータを書き込むデー
タ書き込み方法において、 データストローブ信号を発生するデータストローブ信号
発生回路、及び、前記データストローブ信号に同期した
データロード信号を発生するデータロード信号発生回路
を有するメモリ制御回路を提供する段階と、 データを格納するメモリ回路を提供する段階とを含み、 前記メモリ回路は、ＳＤＲＡＭメモリ回路、前記メモリ
制御回路からの前記データロード信号及び前記データス
トローブ信号を受け入れるインタフェース、前記データ
ロード信号に応答して並列ロード信号を発生するロード
信号発生回路、及び前記データロード信号、前記データ
ストローブ信号及び前記並列ロード信号に応答して前記
ＳＤＲＡＭメモリ回路にデータを書き込む書き込み回路
を含むことを特徴とする半導体メモリのデータ書き込み
方法。 - 【請求項１２】 半導体メモリ装置を制御するためのメ
モリ制御回路において、 データストローブ信号を発生するデータストローブ信号
発生器と、 前記データストローブ信号と同期したデータロード信号
を発生するデータロード信号発生器と、 半導体メモリ装置にデータを書き込むために前記半導体
メモリ装置に前記データストローブ信号及び前記データ
ロード信号を提供するインタフェースとを含むことを特
徴とするメモリ制御回路。 - 【請求項１３】 前記半導体メモリ装置はＳＤＲＡＭメ
モリ回路を含むことを特徴とする請求項１２に記載のメ
モリ制御回路。 - 【請求項１４】 半導体メモリ装置を制御するためのメ
モリ制御方法において、 データストローブ信号を発生する段階と、 前記データストローブ信号に同期したデータロード信号
を発生する段階と、 前記半導体メモリ装置にデータを書き込むために、前記
データストローブ信号及び前記データロード信号を前記
半導体メモリ装置に提供する段階とを含むことを特徴と
するメモリ制御方法。 - 【請求項１５】 前記半導体メモリ装置はＳＤＲＡＭメ
モリ回路を含むことを特徴とする請求項１４に記載のメ
モリ制御方法。 - 【請求項１６】 半導体メモリ装置において、 互いに同期したデータストローブ信号及びデータロード
信号を受け入れるインタフェースと、 前記データストローブ信号及び前記データロード信号に
応答して前記半導体メモリ装置にデータを書き込む書き
込み回路とを含むことを特徴とする半導体メモリ装置。 - 【請求項１７】 前記メモリ装置はＳＤＲＡＭメモリ回
路を含むことを特徴とする請求項１６に記載の半導体メ
モリ装置。 - 【請求項１８】 前記メモリ回路は前記データロード信
号に応答して並列ロード信号を発生するロード信号発生
回路を含むことを特徴とする請求項１６に記載の半導体
メモリ装置。 - 【請求項１９】 前記データストローブ信号及び前記デ
ータロード信号は、前記半導体メモリ装置をインタフェ
ースするために、メモリ制御回路によって生成されるこ
とを特徴とする請求項１６に記載の半導体メモリ装置。 - 【請求項２０】 前記半導体メモリ装置に書き込まれる
データをラッチするためのデータラッチ回路をさらに含
むことを特徴とする請求項１６に記載の半導体メモリ装
置。 - 【請求項２１】 半導体メモリ装置にデータを書き込む
データ書き込み方法において、 互いに同期したデータストローブ信号及びデータロード
信号を受け入れる段階と、 前記データストローブ信号及び前記データロード信号に
応答して前記半導体メモリ装置にデータを書き込む段階
とを含むことを特徴とする半導体メモリ装置のデータ書
き込み方法。 - 【請求項２２】 前記メモリ装置はＳＤＲＡＭメモリ回
路を含むことを特徴とする請求項２１に記載の半導体メ
モリ装置のデータ書き込み方法。 - 【請求項２３】 前記メモリ回路は前記データロード信
号に応答して並列ロード信号を発生するロード信号発生
回路を含むことを特徴とする請求項２１に記載の半導体
メモリ装置のデータ書き込み方法。 - 【請求項２４】 前記データストローブ信号及び前記デ
ータロード信号は、前記半導体メモリ装置をインタフェ
ースするために、メモリ制御回路によって生成されるこ
とを特徴とする請求項２１に記載の半導体メモリ装置の
データ書き込み方法。 - 【請求項２５】 前記メモリ回路は前記半導体メモリ装
置に書き込まれるデータをラッチするデータラッチ回路
を含むことを特徴とする請求項２１に記載の半導体メモ
リ装置のデータ書き込み方法。 - 【請求項２６】 半導体メモリ装置において、 互いに同期したデータストローブ信号及びデータロード
信号を受け入れるインタフェースと、 データを格納するためのＳＤＲＡＭ記憶回路と、 前記データストローブ信号及び前記データロード信号に
応答してＳＤＲＡＭ記憶回路にデータを書き込む貯蔵回
路と、 前記データロード信号に応答して並列ロード信号を発生
する並列ロード信号発生回路と、 前記ＳＤＲＡＭ記憶回路に格納されたデータをラッチす
るデータラッチ回路とを含むことを特徴とする半導体メ
モリ装置。 - 【請求項２７】 半導体メモリ装置にデータを書き込む
データ書き込み方法において、 互いに同期したデータストローブ信号及びデータロード
信号を受け入れるインタフェースを提供する段階と、 データを格納するためのＳＤＲＡＭ記憶回路を提供する
段階と、 前記データストローブ信号及びデータロード信号に応答
して前記ＳＤＲＡＭ記憶回路にデータを書き込む書き込
み回路を提供する段階と、 前記データロード信号に応答して並列ロード信号を発生
する並列ロード信号発生回路を提供する段階と、 前記ＳＤＲＡＭ記憶回路に格納されるデータをラッチす
るデータラッチ回路を提供する段階とを含むことを特徴
とする半導体メモリ装置のデータ書き込み方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2002-027277 | 2002-05-17 | ||
| KR10-2002-0027277A KR100496857B1 (ko) | 2002-05-17 | 2002-05-17 | 외부적으로 데이터 로드 신호를 갖는 반도체 메모리 장치및 이 반도체 메모리 장치의 직렬 데이터의 병렬데이터로의 프리패치 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003345647A true JP2003345647A (ja) | 2003-12-05 |
| JP4434619B2 JP4434619B2 (ja) | 2010-03-17 |
Family
ID=29417400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003126409A Expired - Fee Related JP4434619B2 (ja) | 2002-05-17 | 2003-05-01 | 半導体メモリシステム、半導体メモリのデータ書込み方法、メモリ制御回路及びメモリ制御方法 |
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| Country | Link |
|---|---|
| US (1) | US7200069B2 (ja) |
| JP (1) | JP4434619B2 (ja) |
| KR (1) | KR100496857B1 (ja) |
| CN (2) | CN100505091C (ja) |
| DE (1) | DE10307912B4 (ja) |
| TW (1) | TW594785B (ja) |
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| KR101939566B1 (ko) | 2017-05-24 | 2019-01-17 | 주식회사 에스에프에이 | 배큠 패킹 장치 |
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