JPH06187777A - シリアルアクセスメモリ - Google Patents

Abstract

(57)【要約】 【目的】 メモリセルアレイでのデータ保持特性を向上
させる。 【構成】 入力端子１７からのシリアルの入力データＤ
ｉｎはシリアル／パラレル変換回路１に供給され、１０
ビットずつのパラレルデータに変換される。このパラレ
ルデータの各ビットはラッチ回路２にラッチされ、ＭＯ
ＳＦＥＴ（Ｍ９）がオンしてメモリセルアレイ３の書込
みビット線ｗｂ０，ｗｂ１，……，ｗｂ９に転送され
る。しかる後、３ＭＯＳ型メモリのＭＯＳＦＥＴ（Ｍ
１）がオンしてＭＯＳＦＥＴ（Ｍ２）のゲートに記憶さ
れる。そして、次に入力ラッチ回路２から書込みビット
線に転送が行なわれる期間、ＭＯＳＦＥＴ（Ｍ１０）が
オンして電源回路１９Ｃの電圧が書込みビット線ｗｂ
０，ｗｂ１，……，ｗｂ９に印加され、これらを高い電
位に設定する。 【効果】 ＭＯＳＦＥＴ（Ｍ２）のゲートに記憶された
ビットが“Ｈ”でも、これから書込みビット線にＭＯＳ
ＦＥＴ（Ｍ１）を介して放電することはない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルビデオ信号
等のデジタル信号の処理に適したシリアルアクセスメモ
リに関する。

【０００２】

【従来の技術】テレビジョン受像機やＶＴＲ等の高画質
化，多機能化を実現するために、ビデオ信号をデジタル
信号として処理することが行われており、このような信
号処理においては、多くのメモリが使用されている。こ
のような場合に用いられるメモリとしては、随時送られ
てくるビデオ信号を書込みながら遅延した信号を読み出
すことが必要であるため、入出力同時動作機能が不可欠
である。

【０００３】これを実現するためのメモリとしては、一
例として、例えば、「テレビ技術」８６’年６月号 ｐ
ｐ．２８−Ｐ３３に記載される論文「操作性に優れた画
像処理用高速ラインメモリー」の第８図に紹介されてい
るような、ＭＯＳＦＥＴを３個用いて構成したメモリセ
ル（以下、３ＭＯＳ型メモリセルという）が知られてい
る。

【０００４】図１４はかかる３ＭＯＳ型メモリセルを示
す回路図であって、１００〜１０４は入力端子、１０５
は電源回路、１０６は出力端子、Ｍ１，Ｍ２，Ｍ３，Ｍ
１００はＮ型のＭＯＳＦＥＴ、Ｍ１０１はＰ型のＭＯＳ
ＦＥＴ、ｗｂは書込みビット線、ｒｂは読出しビット
線、ｗｗは書込みワード線、ｒｗが読出しワード線であ
る。

【０００５】同図において、３個のＭＯＳＦＥＴ（Ｍ
１），（Ｍ２），（Ｍ３）によって１個の３ＭＯＳ型メ
モリセルが構成されている。ここでは、ＭＯＳＦＥＴ
（Ｍ１）のソースとドレインのうちの一方が書込みビッ
ト線ｗｂに、他方がＭＯＳＦＥＴ（Ｍ２）のゲートに夫
々接続されており、ゲートが書込みワード線ｗｗに接続
されている。ＭＯＳＦＥＴ（Ｍ２）のソース電極とドレ
インのうちの一方は接地され、他方はＭＯＳＦＥＴ（Ｍ
３）のソース電極とドレインのうちの一方に接続されて
いる。ＭＯＳＦＥＴ（Ｍ３）のソース電極とドレインの
うちのＭＯＳＦＥＴ（Ｍ２）に接続されていない方は読
出しワード線ｒｗに接続されている。かかる３ＭＯＳ型
メモリセルが複数個ｉ行ｊ列で配列されている。

【０００６】ここで、図示する３ＭＯＳ型メモリセルが
ｍ行（但し、ｍは０，１，……，ｉ）上のｎ（但し、ｎ
は０，１，……，ｊ）番目のものとすると、入力端子１
００から入力データＤｉｎのｉ×ｊ個のビット毎の｛ｍ
×ｊ＋（ｎ＋１）｝番目のビット（以下、入力ビット
（Ｄｍｎ）という）が入力されると、これと同期して入
力端子１０１から“Ｈ”のゲート信号ＷＢが入力され、
ＭＯＳＦＥＴ（Ｍ１００）がオンする。そこで、入力デ
ータＤｉｎはバッファ１０７を通り、ＭＯＳＦＥＴ（Ｍ
１００）に供給されてその入力ビット（Ｄｍｎ）が抽出
され、書込みビット線ｗｂに供給される。これにより、
書込みビット線ｗｂの電位はこの入力ビット（Ｄｍｎ）
の“Ｈ”，“Ｌ”に応じたものとなる。そして、入力端
子１０３から“Ｈ”の書込み制御信号（ＷＷ）が入力さ
れ、ＭＯＳＦＥＴ（Ｍ１）がオンして書込みビット線ｗ
ｂの電位がＭＯＳＦＥＴ（Ｍ２）のゲートに保持され
る。

【０００７】ＭＯＳＦＥＴのゲートとドレイン，ソース
及びバックゲートＭＯＳＦＥＴ（ＭＯＳＦＥＴが形成さ
れている基盤）との間には、集積回路の構造上、寄生容
量が形成され、ＭＯＳＦＥＴ（Ｍ１）がオンし、書込み
ビット線ｗｂの電位によってこの寄生容量が充放電する
ことにより、ＭＯＳＦＥＴ（Ｍ２）のゲートに入力ビッ
ト（Ｄｍｎ）が保持されるのである。

【０００８】このようにして、入力ビット（Ｄｍｎ）が
この３ＭＯＳ型メモリセルに記憶されることになる。そ
して、かかる動作により、メモリセルアレイの各３ＭＯ
Ｓ型メモリセルに順次入力データのビットが記憶され
る。

【０００９】かかる３ＭＯＳ型メモリセルに記憶された
ビットを読み出す場合には、まず、入力端子１０４から
“Ｌ”のゲート信号ＲＰＣが入力され、ＭＯＳＦＥＴ
（Ｍ１０１）をオン状態にする。これにより、読出しビ
ット線ｒｂが電源回路１０５の電圧によって“Ｈ”に充
電される。

【００１０】そして、入力端子１０２から“Ｈ”の読出
し制御信号ＲＷが入力されてＭＯＳＦＥＴ（Ｍ３）がオ
ン状態となる。このとき、ＭＯＳＦＥＴ（Ｍ２）のゲー
トに“Ｈ”のビットが記憶されているとすると、ＭＯＳ
ＦＥＴ（Ｍ２）がオン状態となっており、読出しビット
線ｒｂは、ＭＯＳＦＥＴ（Ｍ３），（Ｍ２）を介して放
電し、“Ｌ”となる。また、ＭＯＳＦＥＴ（Ｍ２）のゲ
ートに“Ｌ”のビットが記憶されているときには、ＭＯ
ＳＦＥＴ（Ｍ２）はオフ状態にあり、読出しビット線ｒ
ｂは放電されずに“Ｈ”のままとなる。

【００１１】このようにして、ＭＯＳＦＥＴ（Ｍ２）の
ゲートに記憶されているビット（Ｄｍｎ）は、レベルが
反転されて読出しビット線ｒｂに読み出される。

【００１２】ここでＭＯＳＦＥＴ（Ｍ１０１）がオフし
ても、読出しビット線ｒｂに“Ｈ”が保持されるのは、
読出しビット線ｒｂに接続されているＭＯＳトランジス
タ（Ｍ１０１），（Ｍ３）のドレイン，ソースに寄生容
量があるからである。

【００１３】

【発明が解決しようとする課題】ところで、以上のよう
に構成したメモリセルアレイでは、上述した書込み動作
において、ＭＯＳＦＥＴ（Ｍ２）のゲートの寄生容量で
保持される“Ｈ”ビットは、ＭＯＳＦＥＴ（Ｍ１）がオ
フしてから時間が経過するにつれてＭＯＳＦＥＴ（Ｍ
２）のゲートの電位が低下していく。そして、この電位
がＭＯＳＦＥＴ（Ｍ２）の閾値よりも低くなると、ＭＯ
ＳＦＥＴ（Ｍ２）がオフしてしまい、このため、正確な
ビットの読出しが行われなくなる。

【００１４】これは、まず第１に、ＭＯＳＦＥＴ（Ｍ
２）のゲートに接続されているＭＯＳＦＥＴ（Ｍ１）の
ドレインまたはソースを構成する拡散層（Ｎ型半導体）
と基盤（Ｐ型半導体）との間に微小ながら電流が流れ、
ＭＯＳＦＥＴ（Ｍ２）のゲートの寄生容量が放電してし
まうためである。そして、第２に、ＭＯＳＦＥＴ（Ｍ
１）がオフ状態になっても、書込みビット線ｗｂが
“Ｌ”であってＭＯＳＦＥＴ（Ｍ２）のゲートの寄生容
量に“Ｈ”ビットが保持されていると、このＭＯＳＦＥ
Ｔ（Ｍ１）のドレインとソースの間に微小に電流が流れ
て放電されてしまうためである。

【００１５】３ＭＯＳ型メモリセルは、集積回路のレイ
アウトパターン構成において、書込みワード線ｗｗが書
込みビット線ｗｂ及び読出しビット線ｒｂとに交差して
いるため、書込みワード線ｗｗにクロストークによるノ
イズが生じやすい。このために、上述したＭＯＳＦＥＴ
（Ｍ１）のドレインとソースとの間に流れる電流が大き
な割合を占める。通常のロジック回路においては、この
電流は極く微小であって特に問題にはならないが、集積
度が問題となるメモリセルにおいては、ＭＯＳＦＥＴ
（Ｍ２）の寄生容量は数１０×１０~¹⁵ファラッド程度
であるため、問題となる。従来では、上記のＭＯＳＦＥ
Ｔ（Ｍ１）がオフしているときのドレインとソースの間
の電流に対して考慮がなされておらず、メモリセルアレ
イでのデータ保持期間が短かく限定されていた。

【００１６】本発明の目的は、かかる問題を解消し、メ
モリセルアレイでのデータ保持時間を長くすることがで
きるようにしたシリアルアクセスメモリを提供すること
にある。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、メモリセルアレイにおいて、各３ＭＯＳ
型メモリセルの書込みビット線とビットを保持する第２
のＭＯＳＦＥＴとの間に接続されている第１のＭＯＳＦ
ＥＴがオフ状態にあるときに、該書込みビット線を所定
の電位に設定する充放電手段を設ける。

【００１８】また、本発明は、入力データをｊビット毎
に区分してパラレルデータとし、入力ラッチ回路を介し
てメモリセルアレイに書き込むようにする。メモリセル
アレイから読み出されたパラレルデータはシリアルデー
タに変換されて出力される。

【００１９】さらに、本発明は、メモリセルアレイのデ
ータ入力部をなすシリアル／パラレル変換回路が、ドレ
インまたはソースの一方を入力データの入力端子とし、
ゲートをシリアル／パラレル変換信号の入力端子とする
第４のＭＯＳＦＥＴと、ゲートが該第４のＭＯＳＦＥＴ
のドレインまたはソースの該入力データの入力端子とし
ない方に接続され、ドレインまたはソースの一方が接地
された第５のＭＯＳＦＥＴと、該第５のＭＯＳＦＥＴの
ドレインまたはソースの接地されていない方と電源回路
との間に接続された抵抗性素子とからなるセルｊ個によ
って構成され、同じく入力ラッチ回路は、ドレインまた
はソースの一方が該第５のＭＯＳＦＥＴのドレインまた
はソースの接地されていない方と該抵抗性素子との接続
点に接続されてデータ入力端子となり、ゲートをデータ
取込み制御信号の入力端子とする第６のＭＯＳＦＥＴ
と、ゲートが該第６のＭＯＳＦＥＴのドレインまたはソ
ースの該入力端子でない方に接続され、ＭＯＳＦＥＴの
ドレインまたはソースの一方が接地された第７のＭＯＳ
ＦＥＴと、ドレインまたはソースの一方が該第７のＭＯ
ＳＦＥＴのドレインまたはソースの接地されない方に接
続され、他方がメモリセルアレイの書込みビット線に接
続され、ゲートがデータ出力制御信号の入力端子とする
ｋ（但し、ｋは１以上の整数）個の第８のＭＯＳＦＥＴ
とからなるセルｊ個によって構成されている。

【００２０】さらに、本発明は、メモリセルアレイのデ
ータ出力部をなす出力ラッチ回路が、ドレインまたはソ
ースの一方がメモリセルアレイの読出しビット線に接続
され、ゲートを第１のデータ取込み制御信号の入力端子
とするｋ（但し、ｋは１以上の正数）個の第９のＭＯＳ
ＦＥＴと、ゲートがｋ個の該第９のＭＯＳＦＥＴのドレ
インまたはソースの該入力端子でない方に接続され、ド
レインまたはソースの一方が接地された第１０のＭＯＳ
ＦＥＴと、該第１０のＭＯＳＦＥＴのドレインまたはソ
ースの接地されていない方と電源回路との間に接続され
た第１の抵抗性素子とからなるセルｊ個によって構成さ
れ、同じくパラレル／シリアル変換回路が、ドレインま
たはソースの一方が該第１０のＭＯＳＦＥＴのドレイン
またはソースの接地されていない方と該第１の抵抗性素
子との接続点に接続されてデータ入力端子となリ、ゲー
トを第２のデータ取込み制御信号の入力端子とする第１
１のＭＯＳＦＥＴと、ゲートが該第１１のＭＯＳＦＥＴ
のドレインまたはソースの該データ入力端子としない方
に接続され、ドレインまたはソースの一方が接地された
第１２のＭＯＳＦＥＴと、該第１２のＭＯＳＦＥＴのド
レインまたはソースの接地されていない方と電源回路と
の間に接続された第２の抵抗性素子と、ドレインまたは
ソースの一方が該第１２のＭＯＳＦＥＴのドレインまた
はソースの接地されていない方と該第２の抵抗性素子と
の接続点に接続されてデータ入力端子となリ、他方を出
力端子とし、ゲートをパラレル／シリアル変換信号の入
力端子とする第１３のＭＯＳＦＥＴとからなるセルｊ個
によって構成されている。

【００２１】

【作用】第２のＭＯＳＦＥＴのゲートに書込みビット線
の電位が転送されて入力ビットが保持され、第１のＭＯ
ＳＦＥＴがオフとなると、充放電手段が書込みビット線
を充電して高い所定電位に設定する。これにより、第２
のＭＯＳＦＥＴのゲートに保持されるビットが“Ｈ”で
あっても、書込みビット線が高い所定電位に設定されて
いるため、第２のＭＯＳＦＥＴのゲートから第１のＭＯ
ＳＦＥＴを介して電流が流れなくなり、第２のＭＯＳＦ
ＥＴのゲートに“Ｈ”ビットが保持される時間が長くな
る。

【００２２】また、メモリセルアレイでは、入力データ
のｊビット毎に書込みビット線から第２のＭＯＳＦＥＴ
へのビット転送が行なわれるので、かかる転送が行なわ
れてから入力データの（ｊ−１）ビット期間、第１のＭ
ＯＳＦＥＴがオフ状態にあって書込みビット線は待機状
態にある。このため、書込みビット線の状放電手段によ
る充電期間は、この待機状態にある長い期間とすること
ができ、従って、書込みビット線の充電電位を高くする
ことができる。

【００２３】さらに、シリアル／パラレル変換回路で
は、シリアル／パラレル変換信号が入力されると、第４
のＭＯＳＦＥＴがオンし、入力データの１ビットがこの
第４のＭＯＳＦＥＴを介して第５のＭＯＳＦＥＴのゲー
トに保持され、このビットが“Ｈ”か“Ｌ”かに応じて
第５のＭＯＳＦＥＴがオンまたはオフする。そして、第
５のＭＯＳＦＥＴがオンしたときには、この第５のＭＯ
ＳＦＥＴの抵抗値と抵抗性素子の抵抗値とによる電源電
圧の分圧がシリアル／パラレル変換回路の出力となり、
第５のＭＯＳＦＥＴがオフしたときには、抵抗性素子を
介した電源電圧がシリアル／パラレル変換回路の出力と
なる。この分圧は、ＭＯＳＦＥＴの閾値よりも低く設定
される。

【００２４】入力ラッチ回路では、データ取込み制御信
号が入力されると、第６のＭＯＳＦＥＴがオンし、シリ
アル／パラレル変換回路の出力が該６のＭＯＳＦＥＴを
介して第７のＭＯＳＦＥＴのゲートにラッチされ、この
出力が“Ｈ”か“Ｌ”かに応じて第７のＭＯＳＦＥＴが
オンまたはオフする。そして、データ出力制御信号が入
力されると、第８のＭＯＳＦＥＴがオンし、メモリセル
アレイの書込みビット線を接地するか、開放する。この
動作の前に、書込みビット線は上記の充放電手段によっ
て充電されており、書込みビット線の接地もしくは開放
により、入力ラッチ回路の各ラッチビットが夫々の書込
みビット線に同時に転送されたことになる。

【００２５】さらに、出力ラッチ回路では、メモリセル
アレイでパラレルデータの読出しが行なわれたときに、
第１のデータ取込み制御信号が入力されると、第９のＭ
ＯＳＦＥＴがオンし、読み出されたビットが第９のＭＯ
ＳＦＥＴを介して第１０のＭＯＳＦＥＴのゲートにラッ
チされ、このビットが“Ｈ”か“Ｌ”かに応じて第１０
のＭＯＳＦＥＴがオンまたはオフする。そして、第１０
のＭＯＳＦＥＴがオンしたときには、この第１０のＭＯ
ＳＦＥＴの抵抗値と第１の抵抗性素子の抵抗値とによる
電源電圧の分圧が出力ラッチ回路の出力となり、第１０
のＭＯＳＦＥＴがオフしたときには、第１の抵抗性素子
を介した電源電圧が出力ラッチ回路の出力となる。この
分圧は、ＭＯＳＦＥＴの閾値よりも低く設定される。

【００２６】パラレル／シリアル変換回路では、第２の
データ取込み制御信号が入力されると、第１１のＭＯＳ
ＦＥＴがオンし、出力ラッチ回路の出力が第１１のＭＯ
ＳＦＥＴを介して第１２のＭＯＳＦＥＴのゲートにラッ
チされ、この出力が“Ｈ”か“Ｌ”かに応じて第１２の
ＭＯＳＦＥＴがオンまたはオフする。そして、第１２の
ＭＯＳＦＥＴがオンしたときには、この第１２のＭＯＳ
ＦＥＴの抵抗値と第２の抵抗性素子の抵抗値とによる電
源電圧の分圧が第１３のＭＯＳＦＥＴに供給され、第１
２のＭＯＳＦＥＴがオフしたときには、第２の抵抗性素
子を介した電源電圧が第１３のＭＯＳＦＥＴに供給され
る。この分圧は、ＭＯＳＦＥＴの閾値よりも低く設定さ
れる。かかる状態でパラレル／シリアル変換信号が入力
されると、第１３のＭＯＳＦＥＴがオンし、メモリセル
アレイから読み出されるパラレルのビットがシリアルに
変換される。

【００２７】このようにして、入力データはパラレルデ
ータとしてメモリセルアレイに書き込むことができ、メ
モリセルアレイから読みだされたパラレルデータをシリ
アルデータとして出力することができる。そして、シリ
アル／パラレル変換回路や入力ラッチ回路，出力ラッチ
回路，シリアル／パラレル変換回路は、より少ない素子
数で実現できる。

【００２８】

【実施例】以下、本発明の実施例を図面により説明す
る。図１は本発明によるシリアルアクセスメモリの一実
施例を示すブロック図であって、１はシリアル／パラレ
ル変換回路（以下、Ｓ／Ｐ変換回路という）、２は入力
ラッチ回路、３はメモリセルアレイ、４は書込みデコー
ダ、５は読出しデコーダ、６は出力ラッチ回路、７はパ
ラレル／シリアル変換回路（以下、Ｐ／Ｓ変換回路とい
う）、８は書込み制御回路、９は読出し制御回路、１０
〜１３は入力端子、１４はセンスアンプ、１５は出力バ
ッファ回路、１６，１７は入力端子、１８は出力端子で
ある。

【００２９】同図において、入力端子１７から入力され
るシリアルの入力データＤｉｎはＳ／Ｐ変換回路１に供
給され、書込み制御回路８からのパラレル／シリアル変
換信号（以下、Ｓ／Ｐ変換信号という）ＷＰ０〜ＷＰ９
によってパラレルデータに変換される。このパラレルデ
ータは入力ラッチ回路２に供給され、書込み制御回路２
からのデータ取込み制御信号ＷＴ１によってラッチさ
れ、次いで書込み制御回路２から供給されるデータ出力
制御信号ＷＴ１によって出力されてメモリアレイ３に供
給される。書込み制御回路８は、また、書込み制御信号
を書込みデコーダ４に送り、この書込みデコータ４に制
御されてメモリセルアレイ３に入力ラッチ回路２からの
パラレルデータが書き込まれる。

【００３０】一方、読出し制御回路９は読出し制御信号
を読出しデコーダ５に送り、この読出しデコータ５に制
御されてメモリセルアレイ３からパラレルデータが読み
出されて出力ラッチ回路６に供給される。出力ラッチ回
路６は読出し制御回路９からのデータ取込み制御信号Ｒ
Ｔ１によってこのパラレルデータをラッチし、次いで読
出し制御回路９から供給されるデータ出力制御信号ＲＴ
２によってこれをＰ／Ｓ変換回路７に出力する。このＰ
／Ｓ変換回路７は、読出し制御回路９からのパラレル／
シリアル変換信号ＲＰ０〜ＲＰ９により、供給されたパ
ラレルデータをシリアルデータに変換して出力する。こ
のシリアルデータはセンスアンプ１４で増幅され、出力
バッファ１５を介して出力端子１８から出力データとし
て出力される。

【００３１】なお、入力端子１０から書込み制御クロッ
クＷＣＬＫが、入力端子１１から書込みアドレスリセッ
ト信号ＷＲＥＳが夫々書込み制御回路８に供給され、こ
れに基づいて上記の信号が生成される。また、入力端子
１２から読出し制御クロックＲＣＬＫが、入力端子１３
から読出しアドレスリセット信号ＲＲＥＳが夫々読出し
制御回路９に供給され、これらに基づいて上記の信号が
生成される。さらに、出力バッファ１５は入力端子１６
からの制御信号ＯＥによって制御され、制御信号ＯＥが
“Ｈ”のときには、出力バッファ回路１５は開放状態と
なり、制御信号ＯＥが“Ｌ”のとき、出力バッファ回路
１５は供給されたシリアルデータを出力する。

【００３２】次に、図１の各部の具体例について説明す
る。図２は図１でのメモリセルアレイ３，Ｓ／Ｐ変換回
路１及び入力ラッチ回路２の一具体例を示す回路図であ
って、１９Ａ〜１９Ｃは電源回路、２０〜３０は入力端
子、３１〜３３は出力端子、Ｍ１〜Ｍ９はＮ型のＭＯＳ
ＦＥＴ、Ｍ１０，Ｍ１１はＰ型のＭＯＳＦＥＴであり、
図１に対応する部分には同一符号をつけている。

【００３３】図２において、３個のＮ型のＭＯＳＦＥＴ
（Ｍ４），（Ｍ５），（Ｍ６）からなるものをセルとし
て、かかるセルが複数個（ここでは、３個示している
が、１０個とし、他のセルは省略している）並列に接続
されている部分がＳ／Ｐ変換回路１を構成している。入
力端子１７からの入力データＤｉｎは各セルのＭＯＳＦ
ＥＴ（Ｍ４）に同時に供給される。また、これらＭＯＳ
ＦＥＴ（Ｍ４）のゲートには、入力端子２０，２１，２
２から順番に“Ｈ”のＳ／Ｐ変換信号ＷＰ０，ＷＰ１，
ＷＰ９が供給される。これにより、１０個のセルに夫々
入力データＤｉｎが１ビットずつ保持される。

【００３４】保持されたビットが“Ｈ”であるときに
は、ＭＯＳＦＥＴ（Ｍ６）はオン状態となり、このた
め、ＭＯＳＦＥＴ（Ｍ５），（Ｍ６）の接続点Ｂ０〜Ｂ
９、つまりＳ／Ｐ変換回路１の各セルの出力電位はＭＯ
ＳＦＥＴ（Ｍ５），（Ｍ６）の抵抗値の比で決まる。従
って、そのときの出力電位がＭＯＳＦＥＴの閾値電圧よ
りも低くなるように、ＭＯＳＦＥＴ（Ｍ５），（Ｍ６）
の抵抗値が設定される。かかる電位を、以下、ＶＯｆｆ
とする。また、保持されたビットが“Ｌ”であるときに
は、ＭＯＳＦＥＴ（Ｍ６）はオフ状態となるため、かか
るビットを保持したセルの出力は、電源回路１９Ａから
の電圧により、“Ｈ”となる。

【００３５】３個のＮ型のＭＯＳＦＥＴ（Ｍ７），（Ｍ
８），（Ｍ９）からなるものをセルとして、かかるセル
が複数個（ここでも、３個示しているが、１０個ある）
並列に接続されている部分が入力ラッチ回路２を構成し
ている。各セルはＳ／Ｐ変換回路１の各セルの出力端子
（即ち、ＭＯＳＦＥＴ（Ｍ６），（Ｍ７）の接続点Ｂ
０，Ｂ１，Ｂ９）に接続されている。従って、入力ラッ
チ回路２の各セルのＭＯＳＦＥＴ（Ｍ７）には、これに
接続されているＳ／Ｐ変換回路１のセルの出力電圧が供
給される。

【００３６】各セルのＭＯＳＦＥＴ（Ｍ７）に入力端子
２３から“Ｈ”のデータ取込み制御信号ＷＴ１が供給さ
れると、ＭＯＳＦＥＴ（Ｍ６），（Ｍ７）の接続点Ｂ
０，Ｂ１，Ｂ９の電位（従って、Ｓ／Ｐ変換回路１のセ
ルに保持されている入力データＤｉｎのビット）がＭＯ
ＳＦＥＴ（Ｍ８）のゲートＣ０〜Ｃ９にラッチされるこ
とになる。保持されたビットが“Ｈ”のときには、ＭＯ
ＳＦＥＴ（Ｍ８）はオン状態にあり、保持されたビット
が“Ｌ”のときには、ＭＯＳＦＥＴ（Ｍ８）はオフ状態
にある。

【００３７】次に、入力端子２４から“Ｈ”のデータ出
力制御信号ＷＴ２が供給されると、各セルのＭＯＳＦＥ
Ｔ（Ｍ９）がオン状態となり、ＭＯＳＦＥＴ（Ｍ８）の
ゲートＣ０〜Ｃ９に保持されているビットをメモリアレ
イセル３に出力する。即ち、この保持されているビット
が“Ｈ”のときには、ＭＯＳＦＥＴ（Ｍ９）がオン状態
にあることにより、ＭＯＳＦＥＴ（Ｍ９）に接続された
メモリセルアレイ３における書込みビット線ｗｂ０，ｗ
ｂ１，ｗｂ９の入力ラッチ回路２側端部を接地状態と
し、保持されているビットが“Ｌ”のときには、ＭＯＳ
ＦＥＴ（Ｍ９）がオフ状態にあることにより、書込みビ
ット線ｗｂ０，ｗｂ１，ｗｂ９の入力ラッチ回路２側端
部を開放状態とする。

【００３８】メモリセルアレイ３は、一例として、メモ
リ容量を１１４０ビットとし、パラレルのデータを１０
ビットずつ取り込んで記憶する。

【００３９】３個のＭＯＳＦＥＴ（Ｍ１），（Ｍ２），
（Ｍ３）は３ＭＯＳ型メモリセルを構成しており、かか
る３ＭＯＳ型メモリセルが横方向に１０個、縦方向に１
１４個配列されている。なお、ここでは、第０行，第１
１３行の最初の２個と最後のセルのみを示し、他の３Ｍ
ＯＳ型メモリセルは省略している。これに応じて各３Ｍ
ＯＳ型メモリセルに対する制御信号も省略している。

【００４０】横方向に配列される同じ第ｉ行（但し、ｉ
＝０，１，……，１１３）の１０個の３ＭＯＳ型メモリ
セルでは、ＭＯＳＦＥＴ（Ｍ１）のゲートが共通の書込
みワード線ｗｗｉに接続され、縦方向に配列される同じ
第ｊ列（但し、ｊ＝０，１，……，９）の１１４個の３
ＭＯＳ型メモリセルでは、ＭＯＳＦＥＴ（Ｍ１）のドレ
インまたはソースが共通の書込みビット線ｗｂｊに接続
されている。また、このＭＯＳＦＥＴ（Ｍ１）のソース
またはドレインはＭＯＳＦＥＴ（Ｍ２）のゲートに接続
され、ＭＯＳＦＥＴ（Ｍ２）のソースまたはドレインは
接地されてドレインまたはソースはＭＯＳＦＥＴ（Ｍ
３）のソースまたはドレインに接続されている。さら
に、横方向に配列される同じ行ｉの各３ＭＯＳ型メモリ
セルでは、ＭＯＳＦＥＴ（Ｍ３）のゲートが共通の書込
みワード線ｒｗｉに接続され、縦方向に配列される同じ
列ｊの各３ＭＯＳ型メモリセルでは、ＭＯＳＦＥＴ（Ｍ
３）のドレインまたはソースが共通の読出しビット線ｒ
ｂｊに接続されている。夫々の書込みビット線ｗｂ０，
ｗｂ１，ｗｂ９はＭＯＳＦＥＴ（Ｍ１０）を介して電源
回路１９Ｃに接続されており、また、夫々の読出しビッ
ト線ｒｂ０，ｒｂ１，ｒｂ９はＭＯＳＦＥＴ（Ｍ１１）
を介して電源回路１９Ｂに接続されている。

【００４１】いま、入力端子３０から“Ｈ”の書込みビ
ット線充電制御信号ＷＰＣが入力されると、全てのＭＯ
ＳＦＥＴ（Ｍ１０）がオン状態となり、これらＭＯＳＦ
ＥＴ（Ｍ１０）を介して書込みビット線ｗｂ０，ｗｂ
１，ｗｂ９に電源回路１９Ｃが接続される。この期間内
に入力ラッチ回路２のＭＯＳＦＥＴ（Ｍ９）がオン状態
となるものであり、入力ラッチ回路２の各セルにラッチ
されたビットが書込みビット線ｗｂ０，ｗｂ１，ｗｂ９
に転送される。即ち、入力ラッチ回路２の“Ｈ”のビッ
トをラツチしているセルでは、ＭＯＳＦＥＴ（Ｍ８）が
オン状態にあって書込みビット線が接地されているか
ら、その書込みビット線のレベルは“Ｌ”に保持され、
従って、この書込みビット線には、“Ｈ”のビットが
“Ｌ”のビットとして保持されることになる。これに対
し、入力ラッチ回路２の“Ｌ”のビットをラツチしてい
るセルでは、ＭＯＳＦＥＴ（Ｍ８）がオフ状態にあって
書込みビット線が開放されているから、その書込みビッ
ト線は電源回路１９Ｃによって充電され、そのレベルは
“Ｈ”に保持される。従って、この書込みビット線に
は、“Ｌ”のビットが“Ｈ”のビットとして保持される
ことになる。

【００４２】このようにして、書込みビット線ｗｂ０，
ｗｂ１，ｗｂ９に入力ラッチ回路２でラッチされたビッ
トが転送されると、次に、入力端子３０から書込みビッ
ト線充電制御信号ＷＰＣが入力されている状態で、例え
ば、入力端子２７から“Ｈ”の書込みワード線選択信号
ＷＷ０が供給され、第０行の３ＭＯＳ型メモリセルのＭ
ＯＳＦＥＴ（Ｍ１）をオン状態にする。これにより、書
込みビット線ｗｂ０，ｗｂ１，ｗｂ９に保持されている
ビットは、夫々ＭＯＳＦＥＴ（Ｍ１）を介してＭＯＳＦ
ＥＴ（Ｍ２）のゲートに転送されて保持される。

【００４３】これにより、入力ラッチ回路２でラッチさ
れた１０ビットがメモリアレイセルの第０行の３ＭＯＳ
型メモリセルに同時に書き込まれる。この書込みが終わ
ると、入力端子３０からの充電制御信号ＲＰＣの供給が
終わる。以下同様にして、入力データＤｉｎが１０ビッ
トずつメモリアレイセル３に第１行，第２行，……，第
１１４行の順で書き込まれる。

【００４４】なお、入力データＤｉｎの“Ｈ”ビット
は、“Ｌ”ビツトとして、３ＭＯＳ型メモリセルのＭＯ
ＳＦＥＴ（Ｍ２）のゲートに保持されるから、この３Ｍ
ＯＳ型メモリセルのＭＯＳＦＥＴ（Ｍ２）はオフ状態に
保持され、入力データＤｉｎの“Ｌ”ビットの場合に
は、これとは逆に、３ＭＯＳ型メモリセルのＭＯＳＦＥ
Ｔ（Ｍ２）はオン状態に保持される。

【００４５】このようにして書き込まれたデータを読み
出す場合も、１行ずつ、即ち１０ビットずつ同時に読み
出しが行なわれる。例えば、いま、第０行の１０ビット
を読み出すものとすると、まず、入力端子２５から
“Ｈ”の読出しビット線充電制御信号ＲＰＣが供給さ
れ、ＭＯＳＦＥＴ（Ｍ１１）を全てオン状態にし、各読
出しビット線ｒｂ０，ｒｂ１，ｒｂ９を電源回路１９Ｂ
に接続する。

【００４６】かかる状態で、次に、入力端子２６から
“Ｈ”の読出しワード線選択信号ＲＷ０が入力し、第１
行の全ての３ＭＯＳ型メモリセルのＭＯＳＦＥＴ（Ｍ
３）をオン状態にする。そこで、“Ｈ”のビットを
“Ｌ”のビットとして保持している３ＭＯＳ型メモリセ
ルでは、この３ＭＯＳ型メモリセルを図面上左端に示す
第１番目の３ＭＯＳ型メモリセルとすると、ＭＯＳＦＥ
Ｔ（Ｍ２）がオフ状態にあるので、この３ＭＯＳ型メモ
リセルのＭＯＳＦＥＴ（Ｍ３）が接続されている読出し
ビット線ｒｂ０は電源回路１９Ｂによって“Ｈ”に充電
され、従って、出力端子３１には、“Ｈ”のビットＲＢ
０が得られる。また、“Ｌ”のビットを“Ｈ”のビット
として保持している３ＭＯＳ型メモリセルでは、その３
ＭＯＳ型メモリセルのＭＯＳＦＥＴ（Ｍ２）がオン状態
にあるので、この３ＭＯＳ型メモリセルのＭＯＳＦＥＴ
（Ｍ３）が接続されている読出しビット線のレベルは
“Ｌ”であり、従って、読出しビット線に接続されたメ
モリアレイセルの出力端子３１には、“Ｌ”のビットが
得られる。

【００４７】以上のようにして、入力データのメモリセ
ルアレイでの書込み，読出しが行なわれる。

【００４８】図３は図１における出力ラッチ回路６とＰ
／Ｓ変換回路７の一具体例を示す回路図であって、３４
〜４１は入力端子、４２Ａ，４２Ｂは電源回路、Ｍ２０
〜Ｍ２６はＭＯＳＦＥＴであり、図１に対応する部分に
は同一符号をつけている。

【００４９】出力ラッチ回路６では、３個のＭＯＳＦＥ
Ｔ（Ｍ２０），（Ｍ２１），（Ｍ２２）からなるラッチ
部がメモリセルアレイ３での１行の３ＭＯＳ型メモリセ
ルの個数に等しい個数、即ち上記の例では、１０組から
構成されている。

【００５０】これらラッチ部でのＭＯＳＦＥＴ（Ｍ２
０）は、夫々入力端子３７，３８，３９を介して図２の
メモリセルアレイ３の出力端子３１，３２，３３に接続
されている。メモリセルアレイ３の１行のビット読出し
に同期して、即ち、例えばメモリセルアレイ３の第１行
のビット読出しが行なわれるとすると、“Ｈ”の読出し
ワード線選択信号ＲＷ０の期間内に、入力端子３４から
“Ｈ”のデータ取込み制御信号ＲＴ１が入力され、全て
のＭＯＳＦＥＴ（Ｍ２０）をオン状態にする。これによ
り、メモリセルアレイ３の出力端子３１，３２，３３か
ら出力されたビットは、入力端子３７，３８，３９から
ＭＯＳＦＥＴ（Ｍ２０）を介して夫々のラッチ部のＭＯ
ＳＦＥＴ（Ｍ２２）のゲートにラッチされる。

【００５１】ここで、各ラッチ部でのＭＯＳＦＥＴ（Ｍ
２１），（Ｍ２２）は直列接続されて電源回路４２Ａに
接続されている。そして、ラッチされたビットＤ０，Ｄ
１，Ｄ９が“Ｈ”のときには、ＭＯＳＦＥＴ（Ｍ２２）
はオン状態となり、ラッチされたビットＤ０，Ｄ１，Ｄ
９が“Ｌ”のときには、ＭＯＳＦＥＴ（Ｍ２２）はオフ
状態となる。

【００５２】Ｐ／Ｓ変換回路７では、３個のＭＯＳＦＥ
Ｔ（Ｍ２３），（Ｍ２４），（Ｍ２５）からなるラッチ
部と、これに直列接続されたＭＯＳＦＥＴ（Ｍ２６）を
組とし、かかる組が出力ラッチ回路６の各ラッチ部夫々
毎に直列接続されて構成されている。

【００５３】出力ラッチ回路６での上記ラッチが行なわ
れる直前に入力端子３５から“Ｈ”のデータ取込み制御
信号ＲＴ２が入力し、各取出し部のＭＯＳＦＥＴ（Ｍ２
３）はオン状態となる。これにより、出力ラッチ回路６
でラッチされたビットＤ０，Ｄ１，Ｄ９のレベルに応じ
たＭＯＳＦＥＴ（Ｍ２１），（Ｍ２２）の接続点の電位
Ｅ０，Ｅ１，Ｅ９がＭＯＳＦＥＴ（Ｍ２３）を介して取
り出され、ＭＯＳＦＥＴ（Ｍ２５）のゲートにラッチさ
れる。この場合も、出力ラッチ回路６のラッチ部でラッ
チされたビットＤ０，Ｄ１，Ｄ９が“Ｈ”のときには、
ＭＯＳＦＥＴ（Ｍ２１），（Ｍ２２）の抵抗の比で決ま
る低い電位Ｆ０，Ｆ１，Ｆ９がＭＯＳＦＥＴ（Ｍ２５）
のゲートにラッチされ、ラッチ部でラッチされたビット
Ｄ０，Ｄ１，Ｄ９が“Ｌ”のときには、高い電位Ｆ０，
Ｆ１，Ｆ９がＭＯＳＦＥＴ（Ｍ２５）のゲートにラッチ
されるが、このラツチされる電位Ｆ０，Ｆ１，Ｆ９が高
いときにＭＯＳＦＥＴ（Ｍ２５）がオン状態となり、こ
のラツチされる電位Ｆ０，Ｆ１，Ｆ９が低いときにＭＯ
ＳＦＥＴ（Ｍ２５）がオフ状態となるように、出力ラツ
チ回路６の各ラッチ部でのＭＯＳＦＥＴ（Ｍ２１），
（Ｍ２２）の抵抗の比や電源回路４２Ａの電圧が設定さ
れている。

【００５４】ＭＯＳＦＥＴ（Ｍ２４），（Ｍ２５）の接
続点の電位Ｇ０，Ｇ１，Ｇ９は次のＭＯＳＦＥＴ（Ｍ２
６）に供給される。これらＭＯＳＦＥＴ（Ｍ２６）に
は、夫々入力端子３６，３７，３８から順番にＰ／Ｓ変
換信号ＲＰ０，ＲＰ１，ＲＰ９が供給され、電位Ｇ０，
Ｇ１，Ｇ９のビツトが順番に出力される。ここで、１つ
おきのＭＯＳＦＥＴ（Ｍ２６）から出力されるビットは
コモンビット線Ａを介してセンスアンプ１４に供給さ
れ、他の１つおきのＭＯＳＦＥＴ（Ｍ２６）から出力さ
れるビットはコモンビット線Ｂを介してセンスアンプ１
４に供給される。

【００５５】図４は図１におけるセンスアンプ１４の一
具体例を示す回路図であって、４１〜４６は入力端子、
４７はインバータ、４８は電源回路、４９はＤ−ＦＦ
（Ｄ型フリップフロップ）、５０は出力端子、Ｍ３０〜
Ｍ３２はＰ型のＭＯＳＦＥＴ、Ｍ３３〜Ｍ３８はＮ型の
ＭＯＳＦＥＴである。

【００５６】同図において、入力端子４０は図３のコモ
ンビット線Ａに、また、入力端子４１は同じくコモンビ
ット線Ｂに夫々接続されている。入力端子４０，４１に
Ｐ／Ｓ変換回路７からビットが供給される毎に、入力端
子４２から“Ｈ”の駆動制御信号ＳＡが入力される。こ
の駆動制御信号ＳＡは、ＭＯＳＦＥＴ（Ｍ３５）をオン
させるとともに、インバータ４７で反転されてＭＯＳＦ
ＥＴ（Ｍ３０）をオンさせる。このとき、コモンビット
線Ａの電位がＭＯＳＦＥＴ（Ｍ３２）をオンさせ、ＭＯ
ＳＦＥＴ（Ｍ３４）をオフさせる程度に低く、コモンビ
ット線Ｂの電位がＭＯＳＦＥＴ（Ｍ３１）をオンさせ、
ＭＯＳＦＥＴ（Ｍ３３）をオフさせる程度に高いとなる
と、電源回路４８の電圧はＭＯＳＦＥＴ（Ｍ３０），
（Ｍ３２）を介してコモンビット線Ｂに供給される。こ
れにより、コモンビット線Ｂの電位は電源回路４８の電
圧に設定される。また、コモンビット線ＡはＭＯＳＦＥ
Ｔ（Ｍ３３），（Ｍ３５）を介して接地され、その電位
が接地電位に設定される。逆に、コモンビット線Ａの電
位がＭＯＳＦＥＴ（Ｍ３２）をオフさせ、ＭＯＳＦＥＴ
（Ｍ３４）をオンさせる程度に高く、コモンビット線Ｂ
の電位がＭＯＳＦＥＴ（Ｍ３１）をオフさせ、ＭＯＳＦ
ＥＴ（Ｍ３３）をオンさせる程度に高いときには、コモ
ンビット線Ａの電位は電源回路４８の電圧に設定され、
コモンビット線Ａの電位は接地電位に設定される。

【００５７】この駆動制御信号ＳＡは入力端子４０，４
１にＰ／Ｓ変換回路７からビットが供給される毎に供給
されるから、このビットが“Ｈ”でコモンビット線Ａに
出力されると、コモンビット線Ａが接地電位に、コモン
ビット線Ｂが電源回路４８の電位に夫々設定され、この
ビットが“Ｌ”でコモンビット線Ａに出力されると、コ
モンビット線Ｂが接地電位に、コモンビット線Ａが電源
回路４８の電位に夫々設定される。Ｐ／Ｓ変換回路７か
らコモンビット線Ｂにビットが供給される場合にはその
逆となる。

【００５８】ここで、入力端子４３からは、入力端子４
０，４１にＰ／Ｓ変換回路７からビットが供給されない
とき、“Ｈ”の短絡制御信号ＰＣＣが供給される。これ
により、ＭＯＳＦＥＴ３６がオンし、コモンビット線
Ａ，Ｂを短絡させ、これらを等しい電位にする。上記の
ように、これらコモンビット線Ａ，Ｂの電位は、一方が
電源回路４８の電圧に等しく、他方が接地電位であるか
ら、これらが短絡されると、ともに電源回路４８の電圧
と接地電位との中間電位となる。かかる状態で入力端子
４０または４１にＰ／Ｓ変換回路７からビットが供給さ
れ、コモンビット線Ａ，Ｂの内のビットが供給された方
の電位がビットの“Ｈ”，“Ｌ”に応じて中間電位から
変化するので、上記のようにコモンビット線Ａ，Ｂの電
位が設定されるのである。

【００５９】コモンビット線Ａにビットが供給され、こ
れが以上のように増幅されてコモンビット線Ｂが電源回
路４８の電圧または接地電位になると、入力端子４５か
ら“Ｈ”のデータ選択信号ＲＳ２が供給されてＭＯＳＦ
ＥＴ（Ｍ３８）がオンし、このコモンビット線Ｂの電位
がＤ入力としてＤ−ＦＦ４９に供給される。また、コモ
ンビット線Ｂにビットが供給されると、入力端子４４か
ら“Ｈ”のデータ選択信号ＲＳ１が供給されてＭＯＳＦ
ＥＴ（Ｍ３７）がオンし、コモンビット線Ａの電位がＤ
入力としてＤ−ＦＦ４９に供給される。このＤ−ＦＦ４
９には、データ選択信号ＲＳ１，ＲＳ２に同期してデー
タ出力制御信号ＲＬがクロックとして供給される。従っ
て、Ｄ−ＦＦ４９からは、増幅されたシリアルの出力デ
ータＤｏｕｔが得られることになる。

【００６０】図５は図１における書込みデコーダ４や読
出しデコーダ５を構成するデコード回路の１ビットの一
具体例を示す回路図であって、５１〜５４は入力端子、
５５，５６はインバータ、５７はＡＮＤゲート、５８は
電源回路、５９は出力端子、Ｍ４０，Ｍ４１はＰ型のＭ
ＯＳＦＥＴ、Ｍ４２〜Ｍ４４はＮ型のＭＯＳＦＥＴであ
る。

【００６１】このデコード回路は、図２に示したメモリ
セルアレイ３でのｉ番目の書込みワード線選択信号ＷＷ
ｉ、またはｉ番目の読出しワード線選択信号ＲＷｉを発
生するものであり、上記のようにｉ＝０，１，２，…
…，１１３とすると、書込みデコーダ４や読出しデコー
ダ５に１１４個設けられる。

【００６２】同図において、入力端子５１からは、書込
み，読出し動作の前にリセット状態とするための“Ｈ”
のリセット信号が入力される。このリセット信号はイン
バータ４９で反転されて“Ｌ”の信号となり、ＭＯＳＦ
ＥＴ（Ｍ４０）をオン状態にする。このとき、インバー
タ４９からの“Ｌ”の信号がＡＮＤゲート５７に与えら
れるから、このＡＮＤゲート５７の出力は“Ｌ”とな
り、ＭＯＳＦＥＴ（Ｍ４０）に直列接続されているＭＯ
ＳＦＥＴ（Ｍ４２）はオフ状態となっている。そこで、
電源回路５８の“Ｈ”の電圧はＭＯＳＦＥＴ（Ｍ４０）
を介し、インバータ５６で反転されて出力端子５９に供
給される。従って、出力端子５９のレベルは“Ｌ”とな
り、“Ｈ”であるｉ番目の書込みワード線選択信号ＷＷ
ｉ、またはｉ番目の読出しワード線選択信号ＲＷｉは発
生しない。なお、このとき、インバータ５６の“Ｌ”の
出力信号はＭＯＳＦＥＴ（Ｍ４０）に並列に接続された
ＭＯＳＦＥＴ（Ｍ４１）に供給される。従って、このＭ
ＯＳＦＥＴ（Ｍ４１）もオン状態にある。

【００６３】“Ｈ”のリセット信号の供給が終ってリセ
ット動作が完了すると、ＭＯＳＦＥＴ（Ｍ４０）がオフ
状態となる。しかし、これまで、ＭＯＳＦＥＴ（Ｍ４
１）はオン状態にあったので、引き続きインバータ５６
から“Ｌ”の信号が供給され、従って、ＭＯＳＦＥＴ
（Ｍ４１）はオン状態を続けて出力端子５９での“Ｌ”
が保持される。また、ＡＮＤゲート５７もオン状態とな
る。

【００６４】上記のようにｉ＝０，１，２，……，１１
３とすると、この具体例がｉ番目の書込みワード線選択
信号ＷＷｉ、またはｉ番目の読出しワード線選択信号Ｒ
Ｗｉを発生させるものとすると、７ビットのアドレスデ
ータが必要である。その構成ビットを最下位ビットから
順にＡ０，Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６とする
と、例えば、入力端子５２にはビットＡ０、Ａ１、Ａ２
の組合せでアドレスデータとして与え、入力端子５３に
はＡ３、Ａ４の組合せで、入力端子５４にはＡ５、Ａ６
の組合せで夫々アドレスデータとして与える。

【００６５】リセット動作が完了した状態でこのデコー
ダ回路を指定しないアドレスが供給されるときには、入
力端子５２〜５４からのアドレスデータの少なくとも１
つは“Ｌ”であり、従って、ＭＯＳＦＥＴ（Ｍ４２）〜
（Ｍ４４）の少なくとも１つはオフ状態にあって、出力
端子５９からは“Ｈ”の信号は出力されない。これに対
し、このデコーダ回路を指定するアドレスが供給される
ときには、入力端子５２〜５４からのアドレスデータは
全て“Ｈ”となり、ＭＯＳＦＥＴ（Ｍ４２）〜（Ｍ４
４）が全てオン状態となる。このため、ＭＯＳＦＥＴ
（Ｍ４１），（Ｍ４２）の接続点の電位が低下し、イン
バータ５６によって出力端子５９に“Ｈ”のｉ番目の書
込みワード線選択信号ＷＷｉまたは読出しワード線選択
信号ＲＷｉが得られる。

【００６６】リセット信号はアドレスデータの発生の直
前毎に発生され、このため、次の他のデコード回路への
アドレスデータの発生直前に入力端子５１からリセット
信号が入力される。これにより、再びＭＯＳＦＥＴ（Ｍ
４０）がオン状態となって出力端子５９のレベルは
“Ｌ”となる。

【００６７】以上、図１の各部の構成について説明した
が、次に、この実施例の動作について説明する。まず、
この実施例のメモリセルアレイ３へのデータ書込み動作
の一例について図６を用いて説明する。但し、図６はこ
の実施例の書込み動作時の各部の信号を示すタイミング
チャートであって、各部に対応する信号には同一符号を
つけている。以下では、図６の各時刻ｔ１，ｔ２，……
の順に説明する。また、入力データＤｉｎは１０ビット
ずつパラレル変換されてメモリセルアレイ３に記憶され
るものとし、従って、入力データＤｉｎは１０ビット毎
に区分されてその区分のｋ番目のビットをＤｉｎ（ｋ−
１）という。但し、ｋ＝０，１，２，……，９である。

【００６８】時刻ｔ１： 図２において、Ｓ／Ｐ変換回
路１の入力端子２０から“Ｈ”のＳ／Ｐ変換信号ＷＰ０
が入力されたときに、入力ＤｉｎデータのビットをＤｉ
ｎ（０）とすると、このビットＤｉｎ（０）はＭＯＳＦ
ＥＴ（Ｍ６）のゲートにデータＡ０として保持される。

【００６９】時刻ｔ２： 入力端子２０から“Ｈ”のＳ
／Ｐ変換信号ＷＰ１が入力され、ビットＤｉｎ（１）が
データＡ１としてＭＯＳＦＥＴ（Ｍ６）のゲートに保持
される。以下、順に入力端子に“Ｈ”のＳ／Ｐ変換信号
ＷＰ２，ＷＰ３，……，ＷＰ８が入力され、ビットＤｉ
ｎ（２），（３），……，（８）が夫々のセルのＭＯＳ
ＦＥＴ（Ｍ６）のゲートに保持される。

【００７０】時刻ｔ３： 入力端子２２から“Ｈ”のＳ
／Ｐ変換信号ＷＰ９が入力され、ビットＤｉｎ（９）が
データＡ９としてＭＯＳＦＥＴ（Ｍ６）のゲートに保持
される。

【００７１】時刻ｔ４： 入力端子２３から“Ｈ”のデ
ータ取込み制御信号ＷＴ１が入力されて、入力ラッチ回
路２の全てのＭＯＳＦＥＴ（Ｍ７）がオン状態となり、
Ｓ／Ｐ変換回路１で保持されたデータＡ０〜Ａ９で決ま
るデータＢ０〜Ｂ９が入力ラッチ回路２に転送され、デ
ータＣ０〜Ｃ９として夫々のセルのＭＯＳＦＥＴ（Ｍ
８）のゲートにラッチされる。

【００７２】時刻ｔ５： 入力端子２４から“Ｈ”のデ
ータ出力制御信号ＷＴ２が入力し、入力ラッチ回路２の
全てのＭＯＳＦＥＴ（Ｍ９）がオン状態となる。これに
より、ラッチされているデータＣ０〜Ｃ９がメモリセル
アレイ３の書込みビット線ｗｂ０〜ｗｂ９に転送され
る。これらデータＣ０〜Ｃ９のうちの“Ｈ”のものが転
送された書込みビット線は接地され、“Ｌ”のものが転
送された書込みビット線は開放される。ここで、“Ｈ”
のデータ出力制御信号ＷＴ２が入力される前の時刻ｔ２
２から入力端子３０からの書込みビット線充電制御信号
ＷＰＣが“Ｌ”になることにより、書込みビット線ｗｂ
０〜ｗｂ９は“Ｈ”に充電されている。従って、“Ｌ”
のデータＣ０〜Ｃ９によって接地される書込みビット線
は放電して“Ｌ”になり、接地されない書込みビット線
は“Ｈ”を保持する。

【００７３】時刻ｔ６： メモリセルアレイ３の入力端
子２７から“Ｈ”の書込みワード線選択信号ＷＷ０が入
力し、第０行の各３ＭＯＳ型メモリセルのＭＯＳＦＥＴ
（Ｍ１）がオン状態となる。これにより、書込みビット
線ｗｂ０〜ｗｂ９の電位が第０行の各３ＭＯＳ型メモリ
セルのＭＯＳＦＥＴ（Ｍ２）のゲートに伝達されて保持
される。従って、ビットＤｉｎ（０）〜（９）がこの第
０行の３ＭＯＳ型メモリセルに記憶される。

【００７４】時刻ｔ８： 入力端子３０からの書込みビ
ット線充電制御信号ＷＰＣが“Ｈ”になり、書込みビッ
ト線ｗｂ０〜ｗｂ９が充電される。

【００７５】以下、かかる書込み動作がメモリセルアレ
イ３の第１行，第２行，……の順に行なわれ、メモリセ
ルアレイ３に入力データＤｉｎが書き込まれる。

【００７６】なお、ここでは述べなかったが、時刻ｔ４
でデータＡ０〜Ａ９に応じてデータＣ０〜Ｃ９入力ラッ
チ回路２に転送した後、連続して入力されるＤｉｎの次
の１０ビットも、ビットＤｉｎ（０）〜（９）として、
Ｓ／Ｐ変換信号ＷＰ１〜ＷＰ９のタイミングでＳ／Ｐ変
換回路１に取り込まれ、データＡ０〜Ａ９トシテ保持さ
れる。また、以上説明した動作において、書込みビット
線ｗｂ０〜ｗｂ９は時刻ｔ１〜ｔ２２の期間に入力デー
タＤｉｎのビットに応じた電位となり、また、時刻ｔ２
２〜ｔ３の期間では、充電によって“Ｈ”となる。

【００７７】以上のように、入力データＤｉｎの１０ビ
ットを入力ラッチ回路２がラッチする期間では、書込み
ビット線ｗｂ０，ｗｂ１，ｗｂ９は待機状態にあって、
電源回路１９Ｃからの電圧によって“Ｈ”の電位に保持
されるから、このとき、３ＭＯＳ型メモリセルのＭＯＳ
ＦＥＴ（Ｍ２）のゲートに記憶されているビットが
“Ｈ”であっても、このゲートからＭＯＳＦＥＴ（Ｍ
１）を介して電流が流れることがなく、従って、このゲ
ートに“Ｈ”のビットが長時間そのまま保持されること
になる。しかも、入力データの１０ビットが入力ラッチ
回路２にラッチされるまでの長時間、書込みビット線ｗ
ｂ０，ｗｂ１，ｗｂ９に電源回路１９Ｃの電圧が印加さ
れるので、書込みビット線ｗｂ０，ｗｂ１，ｗｂ９に保
持される“Ｈ”の電位は非常に高いものとなる。

【００７８】なお、３ＭＯＳ型メモリセルのＭＯＳＦＥ
Ｔ（Ｍ２）のゲートにＬレベル（接地電位）のビットが
保持された場合にも、同様に、書込みビット線ｗｂが接
地電位よりも高い電位に固定され、これにより、書込み
ビット線ｗｂからＭＯＳＦＥＴ（Ｍ１）を介してこのＭ
ＯＳＦＥＴ（Ｍ２）のゲートに、わずかではあるが、電
流が流れてこのゲートの寄生容量が充電されるが、この
とき、ＭＯＳＦＥＴ（Ｍ１）のゲートが接地電位である
ため、書込みビット線ｗｂからこのゲートに流れ込む電
流が充分抑圧される。従って、この寄生容量の電位は極
くわずか（数１０ミリボルト程度）上昇するだけであ
り、ビットのレベルが反転してしまうことはない。

【００７９】次に、この実施例のメモリセルアレイ３か
らのデータ読出し動作の一例について図７を用いて説明
する。但し、図７はこの実施例の書込み動作時の各部の
信号を示すタイミングチャートであって、各部に対応す
る信号には同一符号をつけている。以下では、図７の各
時刻ｔ１０，ｔ１１，……の順に説明する。

【００８０】時刻ｔ１０： 図３でのＰ／Ｓ変換回路７
の入力端子３５から“Ｈ”のＲＴ２が入力され、全ての
ＭＯＳＦＥＴ（Ｍ２３）がオン状態となる。これによ
り、メモリセルアレイ３から読み出されたビットによる
出力ラッチ回路６のラッチ出力データＥ０〜Ｅ９がＰ／
Ｓ変換回路７のＭＯＳＦＥＴ（Ｍ２５）のゲートにデー
タＦ０〜Ｆ９として取り込まれ、これらに応じたデータ
Ｇ０〜Ｇ９がＭＯＳＦＥＴ（Ｍ２６）に供給される。

【００８１】時刻ｔ１１： 図３のＰ／Ｓ変換回路７の
入力端子３６に“Ｈ”のＰ／Ｓ変換信号ＲＰ０が入力
し、データＧ０のビットＤｏｕｔ（ｎ−９）としてコモ
ンビット線Ａに出力される。

【００８２】時刻ｔ１３： このビットＤｏｕｔ（ｎ−
９）はセンスアンプ１４で増幅されて、出力データＤｏ
ｕｔのビットとして図１の出力バッファ１５に供給され
る。

【００８３】時刻ｔ１４： 図２の入力端子２６から
“Ｈ”のワード線選択信号ＲＷ０が入力し、第１行のＭ
ＯＳＦＥＴ（Ｍ３）が全てオンして、読出しビット線ｒ
ｂ０〜ｒｂ９に第１行の３ＭＯＳ型メモリセルに記憶さ
れているビツト（０），（１），（９）が読み出され
る。

【００８４】時刻ｔ１５： 図３の出力ラッチ回路６の
入力端子３４から“Ｈ”のデータ取込み制御信号ＲＴ１
が入力し、ＭＯＳＦＥＴ（Ｍ２０）がオン状態となる。
これにより、読出しビット線ｒｂ０〜ｒｂ９のビツト
（０），（１），（９）がデータがデータＤ０〜Ｄ９と
してＭＯＳＦＥＴ（Ｍ２２）のゲートにラッチされる。
これらラッチデータＤ０〜Ｄ９によって出力ラッチ回路
６の出力データＥ０〜Ｅ９の電位が決まる。

【００８５】時刻ｔ１６： 図２のメモリセルアレイ３
での入力端子２６からの読出しワード線選択信号ＲＷ０
の供給が終わると、入力端子２５からの充電制御信号Ｒ
ＰＣが“Ｌ”になり、読出しビット線ｒｂ０〜ｒｂ９が
充電される。

【００８６】以上の動作中、時刻ｔ１１に図３で“Ｈ”
のＰ／Ｓ変換信号ＲＰ０が供給されて、時刻ｔ１３にセ
ンスアンプ１４からビットＤｏｕｔ（ｎ−９）が出力さ
れた後、入力端子４０，……，４１に順番に“Ｈ”のＰ
／Ｓ変換信号ＲＰ１，……，ＲＰ９が供給され、センス
アンプ１４からビットＤｏｕｔ（ｎ−９），……，
（ｎ）が順番に出力される。そして、時刻ｔ１７でこの
ビットＤｏｕｔ（ｎ）が出力されたとき、入力端子３５
から“Ｈ”のデータ出力制御信号ＲＴ２が入力され、出
力ラッチ回路６の出力データＥ０〜Ｅ９がデータＦ０〜
Ｆ９としてＰ／Ｓ変換回路７に取り込まれる。それ以降
は、時刻ｔ１０〜ｔ１７の動作の繰返しとなる。

【００８７】次に、図７での時刻ｔ１０〜ｔ１６の期間
の動作を、図４で示したセンスアンプ１４の動作を含め
て、図８を用いて説明する。但し、図８はかかる動作を
示すタイミングチャートであって、前出図面に対応する
信号には同一符号をつけている。

【００８８】時刻ｔ１０： 図３において、入力端子３
５から“Ｈ”のデータ取込み制御信号ＲＴ２が入力され
ると、ＭＯＳＦＥＴ（Ｍ２３）がオン状態となり、入力
データＤｉｎのビットＤｉｎ（ｎ−９）〜（ｎ）に応じ
た出力ラッチ回路６の出力データＥ０〜Ｅ９がデータＦ
０〜Ｆ９としてＰ／Ｓ変換回路７のＭＯＳＦＥＴ（Ｍ２
５）のゲートに保持され、これに応じたデータＧ０〜Ｇ
９がＭＯＳＦＥＴ（Ｍ２６）に供給される。

【００８９】時刻ｔ１１： 入力端子３６から“Ｈ”の
Ｐ／Ｓ変換信号ＲＰ０が入力し、データＧ０が、ＭＯＳ
ＦＥＴ（Ｍ２６）を介し、ビットＤｏｕｔ（ｎ−９）と
してコモンビット線Ａに出力される。

【００９０】コモンビット線Ａ，Ｂの電位は、上記のよ
うに、図４において、入力端子４３から“Ｈ”の短絡制
御信号ＰＣＣが入力してＭＯＳＦＥＴ（Ｍ３６）をオン
させることにより、前もって電源電位と接地電位の中間
電位になっている。従って、図３のＭＯＳＦＥＴ（Ｍ２
６）から出力されるデータＧ０が“Ｈ”であるときに
は、コモンビット線Ａの電位はこの中間電位から上昇
し、データＧ０が“Ｌ”であるときには、コモンビット
線Ａの電位はこの中間電位から低下する。このとき、コ
モンビット線Ｂの電位は中間電位のままである。

【００９１】時刻ｔ１２： 図４において、入力端子４
２から“Ｈ”の駆動制御信号ＳＡが入力し、ＭＯＳＦＥ
Ｔ（Ｍ３５）がオン状態にし、また、インバータ４７で
反転されてＭＯＳＦＥＴ（Ｍ３０）をオン状態にする。
これにより、時刻ｔ１１の上記動作で生じたコモンビッ
ト線Ａ，Ｂの中間電位からの電位差が増幅され、コモン
ビット線Ａ，Ｂの一方を“Ｈ”または“Ｌ”にし、もう
一方を反対のレベルにする。これと同時に、入力端子４
５から“Ｈ”のデータ選択信号ＲＳ２が入力されてＭＯ
ＳＦＥＴ（Ｍ３８）がオン状態となり、コモンビット線
Ｂの電位がＤ入力としてＤ−ＦＦ４９に供給される。

【００９２】時刻ｔ１３： 入力端子４６から“Ｈ”の
データ取込み制御信号ＲＬが入力され、その立上りタイ
ミングでＤ−ＦＦ４９がＤ入力を取り込む。これによ
り、Ｄ−ＦＦ４９のＱ出力が、センスアンプ１４で増幅
されたビットＤｏｕｔ（ｎ−９）として出力端子５０か
ら出力される。

【００９３】次に、入力端子４３から短絡制御信号ＰＣ
Ｃが入力されてコモンビット線Ａ，Ｂの電位が電源電位
と接地電位の中間電位に設定され、図３のデータＧ１が
コモンビット線Ｂに出力されて、入力端子４２からの駆
動制御信号ＳＡにより、コモンビット線Ａ，Ｂの電位が
“Ｈ”または“Ｌ”に設定され、これと同時に、入力端
子４４からデータ選択信号ＲＳ１が入力されてＭＯＳＦ
ＥＴ（Ｍ３７）がオン状態となり、コモンビット線Ｂの
電位がＤ入力としてＤ−ＦＦ４９に供給され、入力端子
４６からデータ取込み制御信号ＲＬが入力されることに
よってＤ−ＦＦ４９がＤ入力を取り込まれ、Ｄ−ＦＦ４
９のＱ出力が、センスアンプ１４で増幅されたビットＤ
ｏｕｔ（ｎ−８）として出力端子５０から出力される。

【００９４】以下、Ｐ／Ｓ変換回路７の出力データがコ
モンビット線Ａ，Ｂに交互に供給され、上記の動作が行
なわれてＤ−ＦＦ４９から順次ビットＤｏｕｔ（ｎ−
７），（ｎ−６），（ｎ−５），……が得られる。

【００９５】また、図８の時刻ｔ１４以降のメモリセル
アレイ３からのデータの読取り動作は、先に図７で説明
した通りである。

【００９６】なお、以上説明したメモリセルアレイ３の
データ書込み・読出し動作を制御するためには、図１に
おいて、書込み制御回路８は、Ｓ／Ｐ変換回路１への入
力データＤｉｎの取込み、入力ラッチ回路２へのデータ
取込み及びメモリセルアレイ３へのデータ転送を制御す
るし、また、メモリセルアレイ３でのパラレルデータの
書込み動作を行なう毎に、順次書込みアドレスデータを
発生する。さらに、読出し制御回路９は、メモリセルア
レイ３から書き込んだ順番にデータを読み出すように、
順次読出しアドレスデータを発生してメモリセルアレイ
３の読出し動作を制御するとともに、出力ラッチ回路６
への読出しデータの取込み、Ｓ／Ｐ変換回路７へのデー
タ取込み及び出力を制御する。

【００９７】以上説明した実施例は、メモリセルアレイ
３が、図２に示したように、３ＭＯＳ型メモリセルを横
方向に１０個、縦方向に１１４個配列してなる１つの固
まり（以下、これをメモリマットという）から構成され
るものとしたが、次に、３ＭＯＳ型メモリセルが横方向
に１０個、縦方向に５７個配列されてなるメモリマット
２個用いてメモリセルアレイが構成される場合について
説明する。

【００９８】この実施例では、基本的構成は図１と同様
であるが、メモリセルアレイ３が２個のメモリマットか
らなっている。図９はこの実施例でのＳ／Ｐ変換回路１
及び入力ラッチ回路２の一具体例を示す回路図であっ
て、６０，６１は入力端子、６２〜６７は出力端子、Ｍ
４５，Ｍ４６はＮ型のＭＯＳＦＥＴであり、図２に対応
する部分には同一符号をつけている。

【００９９】同図において、Ｓ／Ｐ変換回路１は図２に
示したＳ／Ｐ変換回路と同じ構成をなしている。入力ラ
ッチ回路２は、いま、ＭＯＳＦＥＴ（Ｍ７），（Ｍ８）
からなる部分をラッチ部２Ａとすると、このラッチ部２
Ａに対して、ＭＯＳＦＥＴ（Ｍ４５）からなる出力部２
ＢとＭＯＳＦＥＴ（Ｍ４６）からなる出力部２Ｂ’とが
互いに並列に設けられている。出力部２Ｂは図示しない
メモリセルアレイ３の一方のメモリマットにパラレルデ
ータを供給し、出力部２Ｂ’は図示しないメモリセルア
レイ３の一方のメモリマットにパラレルデータを供給す
る。即ち、出力部２Ｂの出力端子６２，６３，６４は一
方のメモリマットの夫々の書込みビット線に接続され、
出力部２Ｂ’の出力端子６５，６６，６７は他方のメモ
リマットの夫々の書込みビット線に接続されている。

【０１００】ラッチ部２ＡのＭＯＳＦＥＴ（Ｍ８）のゲ
ートにラッチされたビットは、入力端子６０から“Ｈ”
のメモリマット選択信号（データ出力制御信号）ＷＴ２
１が入力されたとき、ＭＯＳＦＥＴ（Ｍ４５）がオン状
態となり、出力部２Ｂを介して一方のメモリマットに転
送され、また、入力端子６１から“Ｈ”のメモリマット
選択信号（データ出力制御信号）ＷＴ２２が入力された
とき、ＭＯＳＦＥＴ（Ｍ４６）がオン状態となり、出力
部２Ｂ’を介して一方のメモリマットに転送される。

【０１０１】ここで、一方のメモリマット全体にデータ
の書込みが終了した後、他方のメモリマットへのデータ
書込みを始めるようにしてもよいし、また、これらメモ
リマットに交互に１パラレルデータずつ書き込むように
してもよい。

【０１０２】これにより、一方のメモリマットが書込み
動作を行なっているときには、他方のメモリマットは待
機状態になり、従って、この待機状態の期間内に書込み
ビット線を充電してその電位を“Ｈ”に固定することが
でき、充電の余裕度が増加する。

【０１０３】さらに、メモリセルアレイ３を構成するメ
モリマットを３個以上の任意の個数とすることができ、
これに伴って入力ラッチ回路２で夫々のメモリマットに
対する出力部を設ければよい。この場合でも、１つのメ
モリマットのみが書込み動作を行ない、他のメモリマッ
トは待機状態にあるから、各メモリマットでの書込みビ
ット線の充電はさらに余裕をもって行なうことができ
る。

【０１０４】図１０は、上記と同様、２個のメモリマッ
トからなるメモリセルアレイ３に対する出力ラッチ回路
６及びパラレル／シリアル変換回路７の一具体例を示す
回路図であって、６８〜７５は入力端子、Ｍ４７，Ｍ４
８はＮ型のＭＯＳＦＥＴであり、図３に対応する部分に
は同一符号をつけている。

【０１０５】出力ラッチ回路６の各セルには、初段のＭ
ＯＳＦＥＴとしてＭＯＳＦＥＴＭ（４７），Ｍ（４８）
と２個設けられ、各ＭＯＳＦＥＴＭ（４７）の入力端子
７０，７１，７２は一方のメモリマットの読出しビット
線に、各ＭＯＳＦＥＴＭ（４８）の入力端子７３，７
４，７５は他方のメモリマットの読出しビット線に夫々
接続されている。

【０１０６】一方のメモリマットのデータ読出しが行な
われるときには、入力端子６８から“Ｈ”のメモリマッ
ト選択信号（データ取込み制御信号）ＲＴ１１が入力さ
れ、また、他方のメモリマットのデータ読出しが行なわ
れるときには、入力端子６９から“Ｈ”のメモリマット
選択信号（データ取込み制御信号）ＲＴ２が入力され
る。これにより、一方のメモリマットから読み出された
ビットは入力端子７０，７１，７２からＭＯＳＦＥＴＭ
（４７）を介してＭＯＳＦＥＴＭ（２２）のゲートにラ
ッチされ、他方のメモリマットから読み出されたビット
は入力端子７３，７４，７５からＭＯＳＦＥＴＭ（４
８）を介して同じＭＯＳＦＥＴＭ（２２）のゲートにラ
ッチされる。

【０１０７】ここでも、メモリセルアレイを構成するメ
モリマットの個数が任意でも、これに対処でき、メモリ
マットの個数の個数に応じて出力ラッチ回路６でのセル
の初段ＭＯＳＦＥＴの個数を設定すればよい。

【０１０８】なお、これらメモリマットからなるメモリ
セルアレイからのデータの読出し順序は、このときデー
タの読み出しは、書き込んだ順番に行なうことは言うま
でもない。

【０１０９】以上説明した実施例では、メモリセルアレ
イ３の記憶容量を１１４０ビット（従って、３ＭＯＳ型
メモリセルの全数を１１４０個）とし、Ｓ／Ｐ変換及び
Ｐ／Ｓ変換を夫々１０ビットで行なうようにしたが、メ
モリセルアレイ３での３ＭＯＳ型メモリセル数やＳ／Ｐ
変換，Ｐ／Ｓ変換のビット数はこれ以外であってもよ
い。

【０１１０】また、以上説明した実施例では、入力デー
タＤｉｎの階長（並列ビット数）は１ビットであった
が、これに限るものでなく、階長に従ってＳ／Ｐ変換回
路１、入力ラッチ回路２、メモリセルアレイ３、出力ラ
ッチ回路６、Ｐ／Ｓ変換回路７を並列に設ければ、任意
の階長でよい。

【０１１１】図１１は本発明によるシリアルアクセスメ
モリの他の実施例を示す要部回路図であって、図２及び
図３に対応する部分には同一符号をつけている。この実
施例は、図２に示したデータ入力部のＳ／Ｐ変換及び図
３に示したデータ出力部のＰ／Ｓ変換を省いたものであ
り、メモリセルアレイの構成は図２と同様としている。

【０１１２】図１１において、入力データＤｉｎの入力
端子１７は、ＭＯＳＦＥＴ（Ｍ９）を介して、メモリセ
ルアレイ３の夫々の書込みビット線ｗｂ０，ｗｂ１，ｗ
ｂ９に接続されており、メモリセルアレイ３の１つおき
の出力端子は、ＭＯＳＦＥＴ（Ｍ２６）を介して、コモ
ンビット線Ａに、他の１つおきの出力端子は、ＭＯＳＦ
ＥＴ（Ｍ２６）を介して、コモンビット線Ｂに夫々接続
されている。

【０１１３】まず、メモリセルアレイ３へのデータ書込
みの場合には、メモリセルアレイ３において、入力端子
３０からの“Ｈ”の書込みビット線充電制御信号ＷＰＣ
の入力により、書込みビット線ｗｂ０〜ｗｂ９が“Ｈ”
に充電される。そして、入力データＤｉｎの最初のビッ
トＤｉｎ（０）が入力端子１７から入力されると、入力
端子２０からＳ／Ｐ変換信号ＷＰ０が入力され、このビ
ットＤｉｎ（０）がメモリセルアレイ３の書込みビット
線ｗｂ０に転送されて保持される。以下同様にして、入
力端子１７から入力データのビットが入力される毎に入
力端子２１，……，２２に順番にＳ／Ｐ変換信号ＷＰ
１，……，ＷＰ９が入力され、各ビットがメモリセルア
レイ３の書込みビット線ｗｂ１，……，ｗｂ９に順次転
送されて保持される。

【０１１４】このように全ての書込みビット線ｗｂ０〜
ｗｂ９にビットが保持されると、入力端子２７から書込
みワード線選択信号ＷＷ０が入力され、これにより、第
０行の３ＭＯＳ型メモリセルのＭＯＳＦＥＴ（Ｍ２）に
各ビットが記憶される。以下同様の動作が行なわれて、
各行に１０ビットずつ書き込まれる。

【０１１５】メモリセルアレイ３からのデータ読出しの
場合には、図２で説明したように、例えば入力端子２６
から読出しワード線選択信号ＲＷ０が供給されると、第
０行の３ＭＯＳ型メモリセルのビットが夫々読出しビッ
ト線ｒｂ１，……，ｒｂ９に読み出される。そして、ま
ず、入力端子３６からＰ／Ｓ変換信号ＲＰ０が入力さ
れ、読出しビット線ｒｂ０のデータが出力端子３１から
ＭＯＳＦＥＴ（Ｍ２６）を介してコモンビット線Ａに出
力され、次いで、入力端子３７からＰ／Ｓ変換信号ＲＰ
１が入力され、読出しビット線ｒｂ１のデータが出力端
子３２からＭＯＳＦＥＴ（Ｍ２６）を介してコモンビッ
ト線Ｂに出力される。

【０１１６】このようにして、読出しビット線ｒｂ１，
……，ｒｂ９に転送されたデータが順番にコモンビット
線Ａ，Ｂに出力される。

【０１１７】なお、１行のビットの書込み完了毎に全て
の書込みビット線ｗｂ０〜ｗｂ９を充電し、また、１行
のビットが読出し完了毎に全ての読出しビット線ｒｂ０
〜ｒｂ９を充電することはいうまでもない。

【０１１８】この実施例においても、メモリセルアレイ
３の構成を上記のように変更できることは明らかであ
る。

【０１１９】図１２は本発明によるシリアルアクセスメ
モリのさらに他の実施例を示す要部回路図であって、７
６は電源回路、Ｍ４９〜Ｍ５１はＮ型のＭＯＳＦＥＴで
あり、図２に対応する部分には同一符号をつけている。

【０１２０】この実施例が図２に示した具体例と異なる
点は、図１２において、この実施例では、入力ラッチ回
路２のラッチ部のセルを３個のＭＯＳＦＥＴ（Ｍ４
９）、（Ｍ５０）、（Ｍ５１）で構成し、電源回路１９
Ａの電圧を、Ｓ／Ｐ変換回路１とともに、この入力ラッ
チ回路２のＭＯＳＦＥＴ（Ｍ５０）に供給するようにし
た点である。

【０１２１】かかる構成によると、ＭＯＳＦＥＴ（Ｍ５
０），（Ｍ５１）の接続点の電位は、先に説明したよう
に、Ｓ／Ｐ変換回路１のＭＯＳＦＥＴ（Ｍ５），（Ｍ
６）の接続点の電位と同様にして決まる。従って、入力
端子２４から“Ｈ”のデータ出力制御信号ＷＴ２が入力
されると、ＭＯＳＦＥＴ（Ｍ５０），（Ｍ５１）の接続
点の電位がメモリセルアレイ３の書込みビット線ｗｂ０
〜ｗｂ９に送られ、各３ＭＯＳ型メモリセルへの書込み
データとなる。これにより、メモリセルアレイ３の書込
みビット線ｗｂ０〜ｗｂ９の充電用の電源回路７６の電
位を、接地電位から電源電位までの範囲内で任意に設定
することができる。

【０１２２】図１３は本発明によるシリアルアクセスメ
モリのさらに他の実施例を示す要部回路図であって、７
７は電源回路、Ｒ１は抵抗であり、図２に対応する部分
には同一符号をつけている。

【０１２３】この実施例は、図１３に示すように、メモ
リセルアレイ３での各書込みビット線ｗｂ０，……，ｗ
ｂ９を抵抗Ｒ１を介して電源回路７７に接続し、図２で
の充電用のＭＯＳＦＥＴ（Ｍ１０）を省いたものであ
る。

【０１２４】かかる構成によると、入力ラッチ回路２で
の入力端子２４から“Ｈ”のデータ出力制御信号ＷＴ２
が入力されず、ＭＯＳＦＥＴ（Ｍ９）がオフ状態にある
ときには、書込みビット線ｗｂ０，……，ｗｂ９は電源
回路７７の電位になる。また、データ出力制御信号ＷＴ
２が入力されたとき、ＭＯＳＦＥＴ（Ｍ８）のゲートに
“Ｈ”のデータが書き込まれていると、書込みビット線
ｗｂ０，……，ｗｂ９はＭＯＳＦＥＴ（Ｍ８），（Ｍ
９）のオン状態での抵抗値の和と抵抗Ｒ１の抵抗値の比
で決まる電位になる。このときの電位がＭＯＳＦＥＴの
しきい値電圧よりも低くなるように、これらの抵抗値が
設定される。

【０１２５】

【発明の効果】以上説明したように、本発明によれば、
メモリセルアレイの書込みビット線に接続する電位固定
手段により、書込み動作を行なっていないときの書込み
ビット線を任意の電位に固定することができるので、メ
モリセルに“Ｈ”ビットを書き込んだときに書込みビッ
ト線に流れる電流を大幅に削減することができ、良好な
データ保持特性が得られる。

【０１２６】また、本発明によれば、データ入力部にシ
リアル／パラレル変換回路を設け、時間的に連続して送
られてくるデータビットを所定ビット数ずつまとめて取
り込み、取り込んだデータを一度にまとめて各メモリセ
ルへ書き込むので、連続したデータビットの書込みを行
なうときにも、メモリセルアレイの動作はシリアル／パ
ラレル変換回路へ所定ビットのデータを取り込み毎に一
回行なえばよく、書込み動作を行なっていない期間にあ
る書込みビット線を任意の電位に固定でき、良好なデー
タ保持特性が得られる。

【０１２７】さらにまた、本発明によれば、データ入力
部に設けたシリアル／パラレル変換回路及び入力ラッチ
回路、データ出力部に設ける出力ラッチ回路及びパラレ
ル／シリアル変換回路としては、ＭＯＳＦＥＴを３個ま
たは４個用いて構成したラッチ回路を用いることによ
り、それらを少ない素子数で実現できる。

【図面の簡単な説明】

【図１】本発明によるシリアルメモリの一実施例を示す
ブロック図である。

【図２】図１でのメモリセルアレイとデータ入力部の一
具体例を示す回路図である。

【図３】図１におけるデータ出力部の一具体例を示す回
路図である。

【図４】図１におけるセンスアンプの一具体例を示す回
路図である。

【図５】図１における書込みデコーダ及び読出しデコー
ダを構成するデコード回路の１ビット分の一具体例を示
す回路図である。

【図６】図１におけるメモリセルアレイの書込み動作の
一具体例を示すタイミングチャートである。

【図７】図１におけるメモリセルアレイの読出し動作の
一具体例を示すタイミングチャートである。

【図８】図７に示した動作の一部をさらに詳細に示した
タイミングチャートである。

【図９】図１におけるデータ入力部の他の具体例を示す
回路図である。

【図１０】図１におけるデータ出力部の他の具体例を示
す回路図である。

【図１１】本発明によるシリアルアクセスメモリの他の
実施例を示す要部回路図である。

【図１２】本発明によるシリアルアクセスメモリのさら
に他の実施例を示す要部回路図である。

【図１３】本発明によるシリアルアクセスメモリのさら
に他の実施例を示す要部回路図である。

【図１４】従来のシリアルアクセスメモリでのメモリセ
ルの一例を示す回路図である。

【符号の説明】

１ シリアル／パラレル変換回路 ２ 入力ラッチ回路 ３ メモリセルアレイ ４ 書込みデコーダ ５ 読出しデコーダ ６ 出力ラッチ回路 ７ パラレル／シリアル変換回路 ８ 書込み制御回路 ９ 読出し制御回路 １０ 書込み制御信号の入力端子 １２ 読出し制御信号の入力端子 １４ センスアンプ １７ データ入力端子 １８ データ出力端子

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルがｉ行ｊ列に配列され
   てなるメモリセルアレイと、書込みデコーダと、読出し
   デコーダと、書込み制御信号に従って入力データを順番
   に該メモリセルアレイに書き込むように書込みアドレス
   を発生して書込み制御を行なう書込み制御回路と、書き
   込んだ順番に読出し制御信号に従って該メモリセルアレ
   イからデータを読み出すように読出しアドレスを発生し
   て読出し制御を行なう読出し制御回路とを少なくとも具
   備するシリアルアクセスメモリにおいて、 該メモリセルは、 ドレインまたはソースの一方を書込みデータ入力端子と
   し、ゲートを書込み制御端子とする第１のＭＯＳＦＥＴ
   と、 ゲートが該第１のＭＯＳＦＥＴのドレインまたはソース
   の該書込みデータ入力端子としない方に接続され、ドレ
   インまたはソースの一方が接地された第２のＭＯＳＦＥ
   Ｔと、 ドレインまたはソースの一方が該第２のＭＯＳＦＥＴの
   ドレインまたはソースの接地されていない方に接続さ
   れ、他方を読出しデータ出力端子とし、ゲートを読出し
   制御端子とする第３のＭＯＳＦＥＴとで構成し、 該メモリセルアレイは、 ｉ行ｊ列に配列された該メモリセルと、 同じ列のｉ個の該メモリセルの書込みデータ入力端子が
   接続されたｊ個の書込みビット線と、 同じ列のｉ個の該メモリセルの読出しデータ出力端子が
   接続されたｊ個の読出しビット線と、 同じ行のｊ個の該メモリセルの該書込み制御端子が接続
   されたｉ個の書込みワード線と、 同じ行のｊ個の該メモリセルの該読出し制御端子が接続
   されたｉ個の書込みワード線と、 該各メモリセルの該第１のＭＯＳＦＥＴがオフ状態にあ
   るときに、ｊ個の該書込みビット線を夫々所定の電位に
   設定する充放電手段とで構成したことを特徴とするシリ
   アルアクセスメモリ。
2. 【請求項２】 請求項１において、 書込み制御信号に従って、前記入力データを順次取り込
   み、そのｊビットずつパラレルデータとして出力するシ
   リアル／パラレル変換回路と、 該シリアル／パラレル変換回路から出力されるｊビット
   のパラレルデータをラッチして前記メモリセルアレイへ
   の入力に備えるための入力ラッチ回路と、 前記メモリセルアレイから読み出されるｊビットのパラ
   レルデータをラッチする出力ラッチ回路と、 該出力ラッチ回路でラッチされたｊビットのパラレルデ
   ータを、前記読出し制御信号に従って、１ビットずつ出
   力し、シリアルの出力データを形成するパラレル／シリ
   アル変換回路とを設けたことを特徴とするシリアルアク
   セスメモリ。
3. 【請求項３】 請求項２において、 前記シリアル／パラレル変換回路は、 ドレイン電極またはソース電極の一方を前記入力データ
   の入力端子とし、ゲートをシリアル／パラレル変換信号
   の入力端子とする第４のＭＯＳＦＥＴと、 ゲートが該第４のＭＯＳＦＥＴのドレイン電極またはソ
   ース電極の前記入力データの入力端子としない方に接続
   され、ドレイン電極またはソース電極の一方が接地され
   た第５のＭＯＳＦＥＴと、 該第５のＭＯＳＦＥＴのドレイン電極またはソース電極
   の接地されていない方と電源回路との間に接続された抵
   抗性素子とからなるセルｊ個によって構成され、 前記入力ラッチ回路は、 ドレイン電極またはソース電極の一方が該第５のＭＯＳ
   ＦＥＴのドレイン電極またはソース電極の接地されてい
   ない方と該抵抗性素子との接続点に接続されてデータ入
   力端子となリ、ゲートをデータ取込み制御信号の入力端
   子とする第６のＭＯＳＦＥＴと、 ゲートが該第６のＭＯＳＦＥＴのドレイン電極またはソ
   ース電極の該入力端子でない方に接続され、ＭＯＳＦＥ
   Ｔのドレイン電極またはソース電極の一方が接地された
   第７のＭＯＳＦＥＴと、 ドレイン電極またはソース電極の一方が該第７のＭＯＳ
   ＦＥＴのドレイン電極またはソース電極の接地されない
   方に接続され、他方が前記メモリセルアレイの前記書込
   みビット線に接続され、ゲートがデータ出力制御信号の
   入力端子とするｋ（但し、ｋは１以上の整数）個の第８
   のＭＯＳＦＥＴとからなるセルｊ個によって構成されて
   いることを特徴とするシリアルアクセスメモリ。
4. 【請求項４】 請求項２において、 前記出力ラッチ回路は、 ドレイン電極またはソース電極の一方が前記メモリセル
   アレイの読出しビット線に接続され、ゲートを第１のデ
   ータ取込み制御信号の入力端子とするｋ（但し、ｋは１
   以上の整数）個の第９のＭＯＳＦＥＴと、 ゲートがｋ個の該第９のＭＯＳＦＥＴのドレイン電極ま
   たはソース電極の該入力端子でない方に接続され、ドレ
   イン電極またはソース電極の一方が接地された第１０の
   ＭＯＳＦＥＴと、 該第１０のＭＯＳＦＥＴのドレイン電極またはソース電
   極の接地されていない方と電源回路との間に接続された
   第１の抵抗性素子とからなるセルｊ個によって構成さ
   れ、 前記パラレル／シリアル変換回路は、 ドレイン電極またはソース電極の一方が該第１０のＭＯ
   ＳＦＥＴのドレイン電極またはソース電極の接地されて
   いない方と該第１の抵抗性素子との接続点に接続されて
   データ入力端子となリ、ゲートを第２のデータ取込み制
   御信号の入力端子とする第１１のＭＯＳＦＥＴと、 ゲートが該第１１のＭＯＳＦＥＴのドレイン電極または
   ソース電極の該データ入力端子としない方に接続され、
   ドレイン電極またはソース電極の一方が接地された第１
   ２のＭＯＳＦＥＴと、 該第１２のＭＯＳＦＥＴのドレイン電極またはソース電
   極の接地されていない方と電源回路との間に接続された
   第２の抵抗性素子と、 ドレイン電極またはソース電極の一方が該第１２のＭＯ
   ＳＦＥＴのドレイン電極またはソース電極の接地されて
   いない方と該第２の抵抗性素子との接続点に接続されて
   データ入力端子となリ、他方を出力端子とし、ゲートを
   パラレル／シリアル変換信号の入力端子とする第１３の
   ＭＯＳＦＥＴとからなるセルｊ個によって構成されてい
   ることを特徴とするシリアルアクセスメモリ。