JPS583185A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPS583185A JPS583185A JP56100519A JP10051981A JPS583185A JP S583185 A JPS583185 A JP S583185A JP 56100519 A JP56100519 A JP 56100519A JP 10051981 A JP10051981 A JP 10051981A JP S583185 A JPS583185 A JP S583185A
- Authority
- JP
- Japan
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- drain
- bit
- decoding
- parallel
- decoder
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデコーダ回路ＶＣ係り、特にデコード出力線に
接続されたＭＯＳ ）ランジスタをｌ＃Ｉｌ接出力紐出
力線することによル高集積化を図ったデコーダ回路に関
する。
接続されたＭＯＳ ）ランジスタをｌ＃Ｉｌ接出力紐出
力線することによル高集積化を図ったデコーダ回路に関
する。
近時、手導体記憶装置におけるメモリ容量の増大２よび
チップサイズの小型化に伴い、メモリセルに接続される
ビット縁の間隔およびワード線の間隔は益々狭くなって
米ている。ビット縁２よびワード線の選択は谷々列デコ
ーダ回路および竹デコーダ回路によって選択されるもの
でｆｂジ、従ってデコーダ回路金小型化する要求が篩１
つてｈる。
チップサイズの小型化に伴い、メモリセルに接続される
ビット縁の間隔およびワード線の間隔は益々狭くなって
米ている。ビット縁２よびワード線の選択は谷々列デコ
ーダ回路および竹デコーダ回路によって選択されるもの
でｆｂジ、従ってデコーダ回路金小型化する要求が篩１
つてｈる。
従来のデコーダ回路は、入力アドレス１Ｂ号ＶＣ応じて
一附の出力を得るデコーダユニットを必要数だ１丁並設
して構成さｎていたので、後述するようにデコーダユニ
ットの占める圓積が大であり、且つ、隣り合うデコーダ
ユニット間に間隔を要した。
一附の出力を得るデコーダユニットを必要数だ１丁並設
して構成さｎていたので、後述するようにデコーダユニ
ットの占める圓積が大であり、且つ、隣り合うデコーダ
ユニット間に間隔を要した。
このため果槓度か悪く、メモリのｆｊＩＪ集積化に遍随
できなくなっているという問題がめる。
できなくなっているという問題がめる。
本発明の目的は、デコード出力線に接続されたＭＯＳ）
之ンジスタｒすべての＋４９合う出力線で共有すること
により、デコーダ回路の高果槓化を達成することにある
。
之ンジスタｒすべての＋４９合う出力線で共有すること
により、デコーダ回路の高果槓化を達成することにある
。
上述の目的達成のためＶこ、本発明により提供さｎるも
のは、ルビソト（ｒＬは正の整数ンのアドレス信号をデ
コードして２１向の出力線の１つを選択するデコーダ回
路に♂いて、電源線と横地線の間Ｖ０ドレインおよびソ
ースによって並列ａｄされた（２ ＋２）個の第１ビッ
トデコード用ＭＯ８）ンンジスメ、この第１ビットデコ
ード用ＭＯ８）ンンジスタをｄ己夕＋Ｊ＋＋１ｔｌＣ’
ｒｌ 、 Ｔ２． Ｔ、 、 Ｔ２ｎ＋２としたとき、
Ｔｉ Ｃｉは１↓９大で２ｎ＋２より小の歪数）のドレ
インとＴｉ−１のドレインの間にドレインお工びノース
によって並列接続された第２ビツトな藝し第扉ビット（
７１１はルよシ小の正の整数）全テコードするｍ −１
１１５のＭＯＳ ）ランジスタ、およびＴ８のドレイン
とＴ、＋１のドレインの間にドレインおよびソースによ
って並列接続すｎ、た第ｍａｌビットないし第ルピット
をデコードする１４個のＭｔＪＳ トランジスタを具備
し、該第１ピツトチコード用ＭＯ８トランジスタのドレ
インにデコード出力會得るようＶこしたことｔ％徴とす
るデコーダ回路である。
のは、ルビソト（ｒＬは正の整数ンのアドレス信号をデ
コードして２１向の出力線の１つを選択するデコーダ回
路に♂いて、電源線と横地線の間Ｖ０ドレインおよびソ
ースによって並列ａｄされた（２ ＋２）個の第１ビッ
トデコード用ＭＯ８）ンンジスメ、この第１ビットデコ
ード用ＭＯ８）ンンジスタをｄ己夕＋Ｊ＋＋１ｔｌＣ’
ｒｌ 、 Ｔ２． Ｔ、 、 Ｔ２ｎ＋２としたとき、
Ｔｉ Ｃｉは１↓９大で２ｎ＋２より小の歪数）のドレ
インとＴｉ−１のドレインの間にドレインお工びノース
によって並列接続された第２ビツトな藝し第扉ビット（
７１１はルよシ小の正の整数）全テコードするｍ −１
１１５のＭＯＳ ）ランジスタ、およびＴ８のドレイン
とＴ、＋１のドレインの間にドレインおよびソースによ
って並列接続すｎ、た第ｍａｌビットないし第ルピット
をデコードする１４個のＭｔＪＳ トランジスタを具備
し、該第１ピツトチコード用ＭＯ８トランジスタのドレ
インにデコード出力會得るようＶこしたことｔ％徴とす
るデコーダ回路である。
以下、本発明の実施例を添附の図面に基づいて従来例と
対比しながら説明する。
対比しながら説明する。
第１図は本発明の対象の１例を説明するための半導体記
憶装置の１例會示す概略ブロック図である。第１図に２
いて、何アドレスバッファ（Ｂは５個のアドレス信号Ａ
、〜Ａ、を受は取り、５対のアドレス信号α１と”Ｉ＋
α２とα２．・・・、α、とα。
憶装置の１例會示す概略ブロック図である。第１図に２
いて、何アドレスバッファ（Ｂは５個のアドレス信号Ａ
、〜Ａ、を受は取り、５対のアドレス信号α１と”Ｉ＋
α２とα２．・・・、α、とα。
を出力する。谷１均のアドレス信号は互いに反転関係に
める。行デコーダＣＤはこの５対のアドレス１６号全デ
コードして２＝３２詞のワード線ＷＬ。
める。行デコーダＣＤはこの５対のアドレス１６号全デ
コードして２＝３２詞のワード線ＷＬ。
〜ＷＬＩの中の１本を選択する。同様に、列デコーｆＲ
ＤＦｉ列アドレスバッファからのアドレス信号ｈ１とＴ
、、ｂ、と１２．・・・、ｂ、とも をデコートして３
２本のピッ） ｆｍ Ｂ Ｌ、〜ＢＬ０の中の１本を選
択する。こうして、メモリ・セル・アレイＭ内のメモリ
セルＣ９が選択されて続出しある＾は書込みが行われる
。本発明は、例えば第１図に示した半導体記憶装置に含
量れる行デコーダＣυある藝は列デコーダＲＤに関する
。
ＤＦｉ列アドレスバッファからのアドレス信号ｈ１とＴ
、、ｂ、と１２．・・・、ｂ、とも をデコートして３
２本のピッ） ｆｍ Ｂ Ｌ、〜ＢＬ０の中の１本を選
択する。こうして、メモリ・セル・アレイＭ内のメモリ
セルＣ９が選択されて続出しある＾は書込みが行われる
。本発明は、例えば第１図に示した半導体記憶装置に含
量れる行デコーダＣυある藝は列デコーダＲＤに関する
。
第２図は従来の行デコーダ回路の１例を示す要部回路図
である。第１図において、従来のデコーダ回路は、電源
１ｆｌＡ ｖｏｏと接地線ｖ８８の間に並列接続された
デコーダユニットＬＪＩ 、 Ｕ２ 、・・・ からな
っている。各々のデコーダ回路ツＨ−１１すべて同一の
構成となってｐシ、電源ｉＩ＆ｖｏｏと接地線”８Ｂの
間にそれぞれ負荷トランジスタＱ６およびＱ６を弁して
並列接続された第１ビットデコード用ＭＯ８１−ランジ
スタＱ１２よびＱｌと、これらのトランジスタＱ、およ
びσ、のドレイン間に並列接続されたｍ２．第３．第４
および第５ビツトデコード用のｒＶＩＵＳ トランジス
タＱｔ 、 Ｑ８． ＱａおよびＱ、を備えて（八る。
である。第１図において、従来のデコーダ回路は、電源
１ｆｌＡ ｖｏｏと接地線ｖ８８の間に並列接続された
デコーダユニットＬＪＩ 、 Ｕ２ 、・・・ からな
っている。各々のデコーダ回路ツＨ−１１すべて同一の
構成となってｐシ、電源ｉＩ＆ｖｏｏと接地線”８Ｂの
間にそれぞれ負荷トランジスタＱ６およびＱ６を弁して
並列接続された第１ビットデコード用ＭＯ８１−ランジ
スタＱ１２よびＱｌと、これらのトランジスタＱ、およ
びσ、のドレイン間に並列接続されたｍ２．第３．第４
および第５ビツトデコード用のｒＶＩＵＳ トランジス
タＱｔ 、 Ｑ８． ＱａおよびＱ、を備えて（八る。
各ユニットによって、Ｑ ｌ ＋ Ｑｌ ＋Ｑｓ 、
ＬＪ４およびＱ、のゲートに与えられるアドレス信号の
組合せが異なっている。例えば、図ｒＣおｈて、デコー
ダユニットＵ、のＱｌ ＃ Ｑａ ＋ Ｑａ ”よびＱ
ｓのゲートにはそれぞれアドレス信号α２．α、。
ＬＪ４およびＱ、のゲートに与えられるアドレス信号の
組合せが異なっている。例えば、図ｒＣおｈて、デコー
ダユニットＵ、のＱｌ ＃ Ｑａ ＋ Ｑａ ”よびＱ
ｓのゲートにはそれぞれアドレス信号α２．α、。
α４＆よびα、が印加され、デコーダユニットＵ２のＱ
ｔ 、Ｑｓ 、 ＱａおよびＱ、のゲートには−ｆ：ｎ
ぞれアドレス信号α３．α３．α、寂よびα、が印加さ
れる。デコーダユニットｔＬのトランジスタＱ＋のドレ
インはワード＠ＷＬ、に接続されており、 トランジス
タＱ、のドレインはワードＭＷＬ、に接続されてηる。
ｔ 、Ｑｓ 、 ＱａおよびＱ、のゲートには−ｆ：ｎ
ぞれアドレス信号α３．α３．α、寂よびα、が印加さ
れる。デコーダユニットｔＬのトランジスタＱ＋のドレ
インはワード＠ＷＬ、に接続されており、 トランジス
タＱ、のドレインはワードＭＷＬ、に接続されてηる。
テコ−ダニニットＵ２のＱ、のドレインはワード線Ｗ
Ｌ ｓ Ｋ １Ｑ ＋はワードｄＷｌ、、に接続されて
いる。図示しない他のデコーダユニットも同様に他のワ
ード線に接続されている。アドレス信号ａ、 ｃＬ、
Ｑ、 ＩＺ、 ａ、がｏｏｏｏｏの場合、デコーダユニ
ットＵ、のトランジスタＱ＋＋ Ｑ＊＋ Ｑａ＋Ｑ４．
ＱｌｌがすべてオフになＩ）、ＷＬ、がハイレベルとな
る。アドレス１Ｈ号α姦α４α３αｍ ”Ｉがオール０
の場合、すなわち（ＬＩｌａ、 ４３Ｇ２ａ、が０００
０１の場合、ＷＬ、が選ばれる。他のワード線も同様に
して、そのワード線に接続されているトランジスタのゲ
ートに印加されるアドレス信号がすべて０ （０−レベ
ル）のとさ、選択される。
Ｌ ｓ Ｋ １Ｑ ＋はワードｄＷｌ、、に接続されて
いる。図示しない他のデコーダユニットも同様に他のワ
ード線に接続されている。アドレス信号ａ、 ｃＬ、
Ｑ、 ＩＺ、 ａ、がｏｏｏｏｏの場合、デコーダユニ
ットＵ、のトランジスタＱ＋＋ Ｑ＊＋ Ｑａ＋Ｑ４．
ＱｌｌがすべてオフになＩ）、ＷＬ、がハイレベルとな
る。アドレス１Ｈ号α姦α４α３αｍ ”Ｉがオール０
の場合、すなわち（ＬＩｌａ、 ４３Ｇ２ａ、が０００
０１の場合、ＷＬ、が選ばれる。他のワード線も同様に
して、そのワード線に接続されているトランジスタのゲ
ートに印加されるアドレス信号がすべて０ （０−レベ
ル）のとさ、選択される。
第２図の従来回路は、次の理由により集積度が恋い。す
なわち、＠ＩＶＣＸ独立したデコーダ回路ッ）ｋ並設し
て備えているので、デコーダユニット間に、図に斜線で
示したような間啄を要する。
なわち、＠ＩＶＣＸ独立したデコーダ回路ッ）ｋ並設し
て備えているので、デコーダユニット間に、図に斜線で
示したような間啄を要する。
第２に、谷デコーダユニットは第１ビツト以外のビット
のデコード用ＭＯ８）ランジスタを並列に接続している
ので、ワード組方向のデコーダユニットの蔑さが長くな
っている。
のデコード用ＭＯ８）ランジスタを並列に接続している
ので、ワード組方向のデコーダユニットの蔑さが長くな
っている。
・本発明は、上述の従来回路にみられるデコーダユニッ
ト構成會とらないで、ワード線に接続されたＭＯＳ ）
フンジスタｋ１４９合うワード線で共有することにより
、デコーダ１ｇ回路の面積全縮少して集積度の向上を図
るもので必す、以Ｆ１第３図υよび第４図ＶＣついて不
発明の実施νυ倉説明する。
ト構成會とらないで、ワード線に接続されたＭＯＳ ）
フンジスタｋ１４９合うワード線で共有することにより
、デコーダ１ｇ回路の面積全縮少して集積度の向上を図
るもので必す、以Ｆ１第３図υよび第４図ＶＣついて不
発明の実施νυ倉説明する。
第３図は本発明の１央ｍ例による行デコーダ回路會示す
回路図である。第３図にｄいては５ビツトのアドレス信
号α１〜α、およびその反転１６号α１〜α、をデコー
ドして３２本のワード線ｖＶＬ。
回路図である。第３図にｄいては５ビツトのアドレス信
号α１〜α、およびその反転１６号α１〜α、をデコー
ドして３２本のワード線ｖＶＬ。
〜Ｗ Ｌ ＊ ２の中の１本を選択する列デコーダが示
されている。アドレス信号の第１ビツトでめるα。
されている。アドレス信号の第１ビツトでめるα。
またはα、をデコードする、３４個の第１ビツトデコー
ド用ＩＶｌＯＳトランジスタ’Ｌ ＋ ’Ｌ ＊ Ｔｓ
＋・・・。
ド用ＩＶｌＯＳトランジスタ’Ｌ ＋ ’Ｌ ＊ Ｔｓ
＋・・・。
Ｔ、４のドレインはそれぞれ、デプレッションＭＯＳト
ランジスタのゲート・ソース間を接続した負荷トランジ
スタＬ＋ 、 Ｌｘ、Ｌｌ、・・・、Ｌ、４ を弁し
てｔ源ｗＪＶｏｏに接続さｎている。Ｔ１−Ｔ１４ の
ソースはすべて」妾地線ｖ８８に１長続されている。Ｔ
１゜１＋１．・・・ｒ Ｔｓ＜ ’Ｑ’Ｊ ）はそ
れぞれ、アドレス信号の第１ビツトの４１１７ｔはα１
が印加されるようになっている。Ｔ、のドレインとＴ
、のドレイ／の間に、アドレス信号の第４ビツトα４
および第５ビットα１ｌｔ−デコードするＭＯＳ ）ラ
ンジスタＴ４Ｉ およびＴ□ のソース２よびドレイン
が接続されて藝る。すなわち、’ｆ’４１とＴｓｔ
はそれらのソースおよびドレインによって′ｌ゛、のド
レイントＴ、ノ）”レインの間ｒＣＣ亜炭接続れている
。′１１２とＴ、のドレインの間には、同様にしてアド
レス信号の第２とットα、および第３ピツトα３をデコ
ードするＭＯＳ ）ランジスタＴＲＩおよびＴ’ｓ＋が
それらのソースおよびドレインによって並列接続されて
＾る。同様にして、ＴＩとＴ４のドレイン間にはα４を
デコードするＴ ４２とα、をデコードするＴｓｔが並
列接続されており、Ｔ４とＴ、のドレイン間には１２を
デコードするで□とα、をデコードするＴ□が並列接続
されている。一般にＴ。
ランジスタのゲート・ソース間を接続した負荷トランジ
スタＬ＋ 、 Ｌｘ、Ｌｌ、・・・、Ｌ、４ を弁し
てｔ源ｗＪＶｏｏに接続さｎている。Ｔ１−Ｔ１４ の
ソースはすべて」妾地線ｖ８８に１長続されている。Ｔ
１゜１＋１．・・・ｒ Ｔｓ＜ ’Ｑ’Ｊ ）はそ
れぞれ、アドレス信号の第１ビツトの４１１７ｔはα１
が印加されるようになっている。Ｔ、のドレインとＴ
、のドレイ／の間に、アドレス信号の第４ビツトα４
および第５ビットα１ｌｔ−デコードするＭＯＳ ）ラ
ンジスタＴ４Ｉ およびＴ□ のソース２よびドレイン
が接続されて藝る。すなわち、’ｆ’４１とＴｓｔ
はそれらのソースおよびドレインによって′ｌ゛、のド
レイントＴ、ノ）”レインの間ｒＣＣ亜炭接続れている
。′１１２とＴ、のドレインの間には、同様にしてアド
レス信号の第２とットα、および第３ピツトα３をデコ
ードするＭＯＳ ）ランジスタＴＲＩおよびＴ’ｓ＋が
それらのソースおよびドレインによって並列接続されて
＾る。同様にして、ＴＩとＴ４のドレイン間にはα４を
デコードするＴ ４２とα、をデコードするＴｓｔが並
列接続されており、Ｔ４とＴ、のドレイン間には１２を
デコードするで□とα、をデコードするＴ□が並列接続
されている。一般にＴ。
（寡は１より犬で３４より小の整数）のドレインとＴｌ
−１のドレインの間にはアドレス信号の２ビツトをデコ
ードする２つのＭＯＳ ）ランジスタがそれらのソース
およびドレインによって並列接続されており、ＴｉとＴ
ｉ＋□のドレイン間には残）の２ピツＩｆデコードする
２つのＭＯＳ）ランジスタが−ｆ−ｎらのソースおよび
ドレインによって並列接続されている。Ｔ、〜Ｔ３．の
ドレインはそれぞれワードＮｊＡＷ Ｌ ＋ 〜Ｗ Ｌ
ｓ ＊の中の１本ｖｃ接ｙｘすれている。
−１のドレインの間にはアドレス信号の２ビツトをデコ
ードする２つのＭＯＳ ）ランジスタがそれらのソース
およびドレインによって並列接続されており、ＴｉとＴ
ｉ＋□のドレイン間には残）の２ピツＩｆデコードする
２つのＭＯＳ）ランジスタが−ｆ−ｎらのソースおよび
ドレインによって並列接続されている。Ｔ、〜Ｔ３．の
ドレインはそれぞれワードＮｊＡＷ Ｌ ＋ 〜Ｗ Ｌ
ｓ ＊の中の１本ｖｃ接ｙｘすれている。
入力アドレス信号α、α、α、α２α、がｏｏｏｏ。
のとき、トランジスタＴ ！＊ ＴＩＩ ＋ １３１
＋ Ｔ４１ ＋ ＴＩＩがすべてオフなのでワード線Ｗ
Ｌ、がハイレベルとなって選択される。α、ａ４α、α
、馬がオール０のときはＴ３１ Ｔ４２１ Ｔｌ！ｌ
ＴＩＩ ＊ Ｔ□がすべてオフになり、ワード線ＷＬ、
が選択される。
＋ Ｔ４１ ＋ ＴＩＩがすべてオフなのでワード線Ｗ
Ｌ、がハイレベルとなって選択される。α、ａ４α、α
、馬がオール０のときはＴ３１ Ｔ４２１ Ｔｌ！ｌ
ＴＩＩ ＊ Ｔ□がすべてオフになり、ワード線ＷＬ、
が選択される。
第３図を第１図と対比すると、第３図の実施例におｈて
は、デコーダユニット間用いていないので第１図にみら
ｎたユニット間の間隙はなくなっていることがわかる。
は、デコーダユニット間用いていないので第１図にみら
ｎたユニット間の間隙はなくなっていることがわかる。
また、第３図の実施例にｐいては、第１ピノトチコード
用トランジスタのドレイン間に並列接続されているトラ
ンジスタの数は２個である。これに対し、第１図の従来
例では、人力アドレス信号のビット数が不−Ｘ／ｄｉ例
と同数であるにもかかわらず、第１ピツトデコード用ト
ランジスタのドレイン間に並列接続されてｈるトランジ
スタの数は４１ｆＡである。従って、本実施例によって
、デコーダ回路の集積度が大１雇に向上したことがわか
る。
用トランジスタのドレイン間に並列接続されているトラ
ンジスタの数は２個である。これに対し、第１図の従来
例では、人力アドレス信号のビット数が不−Ｘ／ｄｉ例
と同数であるにもかかわらず、第１ピツトデコード用ト
ランジスタのドレイン間に並列接続されてｈるトランジ
スタの数は４１ｆＡである。従って、本実施例によって
、デコーダ回路の集積度が大１雇に向上したことがわか
る。
第４図は本発明の曲の実施例による行デコーダ回路の要
部回路図である。第４図のデコーダ回路は、３ビツトの
アドレス信号α１〜α、およびその反転信号！１〜ａｓ
ｆｔデコードして２３＝８本のワ−ド線ＷＬ、−ＶＶ
Ｌ、、の中の１本ｋｉ！４択するものである。第４図の
回路構成は第３図から容易に急進ちれるので説明を省略
する。この実施例に２いても、デコーダユニットを用い
て２らず、且つ、第１ビットデコード用ＭＵＳ）ンンジ
スタのドレイン間に並列接ｄされ友１ＶｉｔＪＳトフン
ジスタは１１固ですむので、集積匿が向上して６ること
がわかる。
部回路図である。第４図のデコーダ回路は、３ビツトの
アドレス信号α１〜α、およびその反転信号！１〜ａｓ
ｆｔデコードして２３＝８本のワ−ド線ＷＬ、−ＶＶ
Ｌ、、の中の１本ｋｉ！４択するものである。第４図の
回路構成は第３図から容易に急進ちれるので説明を省略
する。この実施例に２いても、デコーダユニットを用い
て２らず、且つ、第１ビットデコード用ＭＵＳ）ンンジ
スタのドレイン間に並列接ｄされ友１ＶｉｔＪＳトフン
ジスタは１１固ですむので、集積匿が向上して６ること
がわかる。
以上の本発明の詳細な説明においては、半導体記憶装置
の行デコーダを例にしたが、列デコーダにもあるいは曲
の用途のデコーダ回路にも本発明が適用されることは勿
浦である。ｌた人力アドレス信号のビット数は５ビツト
や３ビツトに限らず、圧ぽのビット数の場合に適用でき
る。さらに、人力アドレス４６号α、〜αユの第１ピツ
トないし第ルビットはそれぞれα、〜ａユの倒れであっ
てもよＶ′０ 以上の説明から明らかなようＶＣ１不発明により、デコ
ード出力−に媛Ｉｌ洸されたＭＯＳ）フンジスタ伊すべ
て１４９合うデコード出力線で共有することにより、デ
コーダ回路の高集積度が達成される。
の行デコーダを例にしたが、列デコーダにもあるいは曲
の用途のデコーダ回路にも本発明が適用されることは勿
浦である。ｌた人力アドレス信号のビット数は５ビツト
や３ビツトに限らず、圧ぽのビット数の場合に適用でき
る。さらに、人力アドレス４６号α、〜αユの第１ピツ
トないし第ルビットはそれぞれα、〜ａユの倒れであっ
てもよＶ′０ 以上の説明から明らかなようＶＣ１不発明により、デコ
ード出力−に媛Ｉｌ洸されたＭＯＳ）フンジスタ伊すべ
て１４９合うデコード出力線で共有することにより、デ
コーダ回路の高集積度が達成される。
第１図は本発明の対象の１例ヶ説明するための牛導体記
憶裂置θ月例を示す概略ブロック図、第２図は従来の行
デコーダ回路の１例を示す回路図、第３図は本発明の１
実施例による行デコーダ回路會示す要部回路図、第４図
は、＋発明の他の趙翔例による行デコーダ回路を示す要
部回路図でのる。 αｌ＋”！、・・・、ａ、： アドレス１ｇ号”ｌ
＋ ”！ １ ・・・、ｉ、： アドレス信号の反転
信号ｗｔ、、 、 ＊Ｌ＝ 、・・・、 ｖＶＬｓｔ
： ワード線Ｖｃｏ ” 電源線 ｖ８８： 接地線 Ｔｌｌ Ｔｌｌ ｌｌＨ＋、 ’ｉ”ｓ＊ ：
ｍｉヒツトデコード用ＩｖＩｌＪＳトランジスタＴ
２１．Ｔ宜１ ： ｇ２ビットデコード用ＩＶ
！ｉ０ＳトランジスタＴｓｔ、Ｔｓｉ ：
第３ビツトデコート用ＩＶｋＪｓ トン７ジスタ’１
４１ ＊ Ｔ４１ ： 第４ビットデコー
ド用ＭＯ８）フンジスタＴａ＋、Ｔｓ＊ ：
第５ビットデコード用ｔＶＩＳト：＞ノジスタ第
１図
憶裂置θ月例を示す概略ブロック図、第２図は従来の行
デコーダ回路の１例を示す回路図、第３図は本発明の１
実施例による行デコーダ回路會示す要部回路図、第４図
は、＋発明の他の趙翔例による行デコーダ回路を示す要
部回路図でのる。 αｌ＋”！、・・・、ａ、： アドレス１ｇ号”ｌ
＋ ”！ １ ・・・、ｉ、： アドレス信号の反転
信号ｗｔ、、 、 ＊Ｌ＝ 、・・・、 ｖＶＬｓｔ
： ワード線Ｖｃｏ ” 電源線 ｖ８８： 接地線 Ｔｌｌ Ｔｌｌ ｌｌＨ＋、 ’ｉ”ｓ＊ ：
ｍｉヒツトデコード用ＩｖＩｌＪＳトランジスタＴ
２１．Ｔ宜１ ： ｇ２ビットデコード用ＩＶ
！ｉ０ＳトランジスタＴｓｔ、Ｔｓｉ ：
第３ビツトデコート用ＩＶｋＪｓ トン７ジスタ’１
４１ ＊ Ｔ４１ ： 第４ビットデコー
ド用ＭＯ８）フンジスタＴａ＋、Ｔｓ＊ ：
第５ビットデコード用ｔＶＩＳト：＞ノジスタ第
１図
Claims (1)
- １、ｎピッ） Ｃｎは正の簀数）のアドレス信号をデコ
ードして２４個の出力線の１つを選択するデコーダ回路
におりて、電源線と接地線の間にドレインおよびソース
によって並列接続された（２ｒＬ＋２）個の第１ビット
デコード用ＭＯＳトランジスタ、該第１ビツトデコード
用ＭＯ８）ランジスタ全配列順にＴ’＋ ＊ ’Ｌｘ
＊ ’１ｍ ＋ ”’＋ Ｔ＠％２としたとき、Ｔｉ
（’は１より大で２＋２より小の唖数）のドレインとＴ
、−１のドレイ／の間に ドレイ／およびソースによっ
て並列接続された琳２ビットないし第ｍピッ） （ｍは
ルよｐ小の正の整数）をデコードするｍ −１１ＡのＭ
ＯＳ）７／ジスタ、 νよヒＴ、のドレインとで、＋１
のドレインの間にドレインおよびソースによって並
列に接続された第ｍ＋１ ビットないし第４ビツトｔデ
コードするルーｍ個のＭＯＳトランジスタを具備し、該
第１ピツトデコード用ＭＯ８）ランジスタのドレインに
テコード出力ｔ−得るようＶＣシたことを特徴とするデ
コーダ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100519A JPS583185A (ja) | 1981-06-30 | 1981-06-30 | デコ−ダ回路 |
| EP82303355A EP0068861B1 (en) | 1981-06-30 | 1982-06-25 | An i.c. decoder circuit |
| DE8282303355T DE3275674D1 (en) | 1981-06-30 | 1982-06-25 | An i.c. decoder circuit |
| US06/393,114 US4479126A (en) | 1981-06-30 | 1982-06-28 | MIS Decoder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100519A JPS583185A (ja) | 1981-06-30 | 1981-06-30 | デコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583185A true JPS583185A (ja) | 1983-01-08 |
Family
ID=14276196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100519A Pending JPS583185A (ja) | 1981-06-30 | 1981-06-30 | デコ−ダ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4479126A (ja) |
| EP (1) | EP0068861B1 (ja) |
| JP (1) | JPS583185A (ja) |
| DE (1) | DE3275674D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01211396A (ja) * | 1988-02-19 | 1989-08-24 | Nec Corp | デコーダバッファ回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4583168A (en) * | 1983-09-12 | 1986-04-15 | Fairchild Semiconductor Corporation | Read only memory and decode circuit |
| US4771285A (en) * | 1985-11-05 | 1988-09-13 | Advanced Micro Devices, Inc. | Programmable logic cell with flexible clocking and flexible feedback |
| US4758744A (en) * | 1986-11-26 | 1988-07-19 | Rca Corporation | Decoder circuitry with reduced number of inverters and bus lines |
| JPH01198120A (ja) * | 1988-02-02 | 1989-08-09 | Fujitsu Ltd | デコーダ回路 |
| US5995016A (en) * | 1996-12-17 | 1999-11-30 | Rambus Inc. | Method and apparatus for N choose M device selection |
Family Cites Families (4)
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|---|---|---|---|---|
| DE2557165C3 (de) * | 1975-12-18 | 1979-01-18 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Decoderschaltung und ihre Anordnung zur Integrierung auf einem Halbleiterbaustein |
| US4165504A (en) * | 1978-04-13 | 1979-08-21 | Motorola, Inc. | CMOS Decoder |
| US4292547A (en) * | 1979-07-27 | 1981-09-29 | Motorola, Inc. | IGFET Decode circuit using series-coupled transistors |
| JPS5641580A (en) * | 1979-09-13 | 1981-04-18 | Toshiba Corp | Mos decoder circuit |
-
1981
- 1981-06-30 JP JP56100519A patent/JPS583185A/ja active Pending
-
1982
- 1982-06-25 DE DE8282303355T patent/DE3275674D1/de not_active Expired
- 1982-06-25 EP EP82303355A patent/EP0068861B1/en not_active Expired
- 1982-06-28 US US06/393,114 patent/US4479126A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01211396A (ja) * | 1988-02-19 | 1989-08-24 | Nec Corp | デコーダバッファ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4479126A (en) | 1984-10-23 |
| EP0068861B1 (en) | 1987-03-11 |
| DE3275674D1 (en) | 1987-04-16 |
| EP0068861A3 (en) | 1984-05-30 |
| EP0068861A2 (en) | 1983-01-05 |
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