JP3355677B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に多入出力ポートを有する半導体記憶装置に関する。
特に多入出力ポートを有する半導体記憶装置に関する。
【０００２】
【従来の技術】従来の多入出力ポートを有する半導体記
憶装置の１ビットに対応するブロック図が図５に示され
る。図５において、ワード線１０１（１）、………、１
０１（ｎ−１）、１０１（ｎ）およびデジット線１０３
（１）、………、１０３（ｎ−１）、１０３（ｎ）に対
応して、メモリセル１（１）、………、１（ｎ−１）、
１（ｎ）と、各デジット線を、プリチャージ制御信号１
０６により中間電位にプリチャージするプリチャージ用
トランジスタとして作用するＮＭＯＳトランジスタ２
（１）、………、２（ｎ−１）、２（ｎ）と、読出し／
書き込み回路４（１）、………、４（ｎ−１）、４
（ｎ）とを備えて構成される。メモリセル１（１）の内
部構成は、図２に示されるとうりであり、記憶保持部５
と、それぞれデジット線１０３（１）、………、１０３
（ｎ−１）、１０３（ｎ）に対する入出力制御用のトラ
ンスファーゲートとして作用するＮＭＯＳトランジスタ
６（０）、６（１）、………、６（ｎ−１）、６（ｎ）
とにより形成されている。なお、その他のメモリセルの
内部構成は図２と同様である。
憶装置の１ビットに対応するブロック図が図５に示され
る。図５において、ワード線１０１（１）、………、１
０１（ｎ−１）、１０１（ｎ）およびデジット線１０３
（１）、………、１０３（ｎ−１）、１０３（ｎ）に対
応して、メモリセル１（１）、………、１（ｎ−１）、
１（ｎ）と、各デジット線を、プリチャージ制御信号１
０６により中間電位にプリチャージするプリチャージ用
トランジスタとして作用するＮＭＯＳトランジスタ２
（１）、………、２（ｎ−１）、２（ｎ）と、読出し／
書き込み回路４（１）、………、４（ｎ−１）、４
（ｎ）とを備えて構成される。メモリセル１（１）の内
部構成は、図２に示されるとうりであり、記憶保持部５
と、それぞれデジット線１０３（１）、………、１０３
（ｎ−１）、１０３（ｎ）に対する入出力制御用のトラ
ンスファーゲートとして作用するＮＭＯＳトランジスタ
６（０）、６（１）、………、６（ｎ−１）、６（ｎ）
とにより形成されている。なお、その他のメモリセルの
内部構成は図２と同様である。
【０００３】図５において、デジット線１０３（１）、
………、１０３（ｎ−１）および１０３（ｎ）は、それ
ぞれ対応するＮＭＯＳトランジスタ２（１）、………、
２（ｎ−１）および２（ｎ）に接続されており、プリチ
ャージ制御信号１０６により、これらのプリチャージ用
のＮＭＯＳトランジスタを介して、それぞれ中間電位に
プリチャージされる。また、各ポートごとのアドレス信
号により選択されるデコーダ（図示されない）により、
各メモリセル内の各ポート用のトランスファーゲートと
して作用するＮＭＯＳトランジスタ６（１）、………、
６（ｎ−１）および６（ｎ）は、それぞれ対応するワー
ド線１０１（１）、………、１０１（ｎ−１）および１
０１（ｎ）を介して制御され、これらのＮＭＯＳトラン
ジスタ６（１）、………、６（ｎ−１）および６（ｎ）
を介して、記憶保持回路５より読出されるデータは、そ
れぞれ対応するデジット線および読出し／書込み回路４
（１）、…………、４（ｎ−１）および４（ｎ）を介し
て、読出しデータ１０４（１）、………、１０４（ｎ−
１）および１０４（ｎ）として出力される。また、デー
タ書き込みの場合には、書き込みデータ１０５（１）、
………、１０５（ｎ−１）および１０５（ｎ）は、それ
ぞれ対応する読出し／書込み回路４（１）、…………、
４（ｎ−１）および４（ｎ）を介して、それぞれ対応す
るデジット線に入力され、ワード線１０３（１）、……
…、１０３（ｎ−１）および１０３（ｎ）による制御作
用を介して、選択されたメモリセル内に含まれる記憶保
持部５に書き込まれる。
………、１０３（ｎ−１）および１０３（ｎ）は、それ
ぞれ対応するＮＭＯＳトランジスタ２（１）、………、
２（ｎ−１）および２（ｎ）に接続されており、プリチ
ャージ制御信号１０６により、これらのプリチャージ用
のＮＭＯＳトランジスタを介して、それぞれ中間電位に
プリチャージされる。また、各ポートごとのアドレス信
号により選択されるデコーダ（図示されない）により、
各メモリセル内の各ポート用のトランスファーゲートと
して作用するＮＭＯＳトランジスタ６（１）、………、
６（ｎ−１）および６（ｎ）は、それぞれ対応するワー
ド線１０１（１）、………、１０１（ｎ−１）および１
０１（ｎ）を介して制御され、これらのＮＭＯＳトラン
ジスタ６（１）、………、６（ｎ−１）および６（ｎ）
を介して、記憶保持回路５より読出されるデータは、そ
れぞれ対応するデジット線および読出し／書込み回路４
（１）、…………、４（ｎ−１）および４（ｎ）を介し
て、読出しデータ１０４（１）、………、１０４（ｎ−
１）および１０４（ｎ）として出力される。また、デー
タ書き込みの場合には、書き込みデータ１０５（１）、
………、１０５（ｎ−１）および１０５（ｎ）は、それ
ぞれ対応する読出し／書込み回路４（１）、…………、
４（ｎ−１）および４（ｎ）を介して、それぞれ対応す
るデジット線に入力され、ワード線１０３（１）、……
…、１０３（ｎ−１）および１０３（ｎ）による制御作
用を介して、選択されたメモリセル内に含まれる記憶保
持部５に書き込まれる。
【０００４】この従来例においては、図６（ａ）のタイ
ミング図に示されるように、プリチャージ制御信号１０
６を介して、時間Ｔ1 とＴ2 の間においてデジット線１
０３（１）および１０３（２）が中間電位にプリチャー
ジされる。その後、各ポートごとに、アドレス信号によ
る選択アドレスのメモリセルが時間Ｔ3 までの間におい
て選択されるとともに、対応するワード線が時間Ｔ4 に
おいて選択されて、各デジット線にデータが出力され、
接地電位の“Ｌ”レベル、またはプリチャージ・レベル
の“Ｈ”レベルとなる。各デジット線に出力されたデー
タは、それぞれ対応する読出し／書込み回路のしきい値
レベルを越えて低下した場合に“Ｌ”レベルとして出力
され、しきい値レベルより低下しない場合には“Ｈ”レ
ベルとして出力される。データの書込みは、プリチャー
ジ後において、当該書込みデータが対応する読出し／書
込み回路より対応するデジット線に出力され、アドレス
信号により選択されたメモリセルに書込まれる。
ミング図に示されるように、プリチャージ制御信号１０
６を介して、時間Ｔ1 とＴ2 の間においてデジット線１
０３（１）および１０３（２）が中間電位にプリチャー
ジされる。その後、各ポートごとに、アドレス信号によ
る選択アドレスのメモリセルが時間Ｔ3 までの間におい
て選択されるとともに、対応するワード線が時間Ｔ4 に
おいて選択されて、各デジット線にデータが出力され、
接地電位の“Ｌ”レベル、またはプリチャージ・レベル
の“Ｈ”レベルとなる。各デジット線に出力されたデー
タは、それぞれ対応する読出し／書込み回路のしきい値
レベルを越えて低下した場合に“Ｌ”レベルとして出力
され、しきい値レベルより低下しない場合には“Ｈ”レ
ベルとして出力される。データの書込みは、プリチャー
ジ後において、当該書込みデータが対応する読出し／書
込み回路より対応するデジット線に出力され、アドレス
信号により選択されたメモリセルに書込まれる。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、図６（ａ）および（ｂ）の波形図
に示されるように、デジット線１０３（ｎ）の電位が、
クロストークおよびノイズ等により、プリチャージ・レ
ベルよりも高くなった場合には、次に、そのデジット線
に“Ｌ”レベルのデータが出力されるまでの間、デジッ
ト線レベルがプリチャージ・レベルまで下がることな
く、プリチャージ・レベルよりも高いレベルの状態にあ
るため、当該デジット線が“Ｌ”レベルに下がる時に
は、プリチャージ・レベルまでのデジット線がしきい値
レベルまで下がる時間ＥＢよりも、しきい値レベルに達
する時間ＥＥの方が遅れる状態となり、出力のタイミン
グが遅延して一定にはならない。これによりメモリセル
からのデータの読出し速度が遅延するという欠点があ
る。
記憶装置においては、図６（ａ）および（ｂ）の波形図
に示されるように、デジット線１０３（ｎ）の電位が、
クロストークおよびノイズ等により、プリチャージ・レ
ベルよりも高くなった場合には、次に、そのデジット線
に“Ｌ”レベルのデータが出力されるまでの間、デジッ
ト線レベルがプリチャージ・レベルまで下がることな
く、プリチャージ・レベルよりも高いレベルの状態にあ
るため、当該デジット線が“Ｌ”レベルに下がる時に
は、プリチャージ・レベルまでのデジット線がしきい値
レベルまで下がる時間ＥＢよりも、しきい値レベルに達
する時間ＥＥの方が遅れる状態となり、出力のタイミン
グが遅延して一定にはならない。これによりメモリセル
からのデータの読出し速度が遅延するという欠点があ
る。
【０００６】本発明の半導体記憶装置は、多入出力ポー
ト有する半導体記憶装置において、複数の読出／書込用
データ入出力端子と前記データの反転信号を出力する単
一の反転信号出力端子とを有するメモリセルをマトリク
ス状に配置して形成され、各列の前記メモリセルの前記
複数の読出／書込用データ入出力端子および前記単一の
反転信号出力端子それぞれが対応するデジット線に共通
接続され、かつ前記デジット線群のうち、隣接するデジ
ット線相互間の電位を同等化する等電位化手段を備える
とともに、各列の前記単一の反転信号出力端子が共通接
続される各列１本のデジット線は、前記複数の読出／書
込用データ入出力端子がそれぞれ接続された前記デジッ
ト線群の中心付近にそれらの前記デジット線群と平行に
配置される。
ト有する半導体記憶装置において、複数の読出／書込用
データ入出力端子と前記データの反転信号を出力する単
一の反転信号出力端子とを有するメモリセルをマトリク
ス状に配置して形成され、各列の前記メモリセルの前記
複数の読出／書込用データ入出力端子および前記単一の
反転信号出力端子それぞれが対応するデジット線に共通
接続され、かつ前記デジット線群のうち、隣接するデジ
ット線相互間の電位を同等化する等電位化手段を備える
とともに、各列の前記単一の反転信号出力端子が共通接
続される各列１本のデジット線は、前記複数の読出／書
込用データ入出力端子がそれぞれ接続された前記デジッ
ト線群の中心付近にそれらの前記デジット線群と平行に
配置される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例の１ビットに
対応するブロック図である。図１に示されるように、本
実施例は、ワード線１０１（１）、………、１０１（ｎ
−１）、１０１（ｎ）、１０２（１）、………、１０２
（ｍ−１）、１０２（ｍ）、およびデジット線１０３
（１）、………、１０３（ｎ−１）、１０３（ｎ）に対
応して、デジット線の反転信号を出力する反転信号出力
用のデジット線１０３（０）と、メモリセル１（１）、
………、１（ｍ）と、各デジット線を、プリチャージ制
御信号１０６により中間電位にプリチャージするプリチ
ャージ用トランジスタとして作用するＮＭＯＳトランジ
スタ２（０）、２（１）、………、２（ｎ−１）、２
（ｎ）と、各デジット線間に接続されて、プリチャージ
回路のイコライザーとして作用するＮＭＯＳトランジス
タ３（１）、３（２）、………、３（ｎ−１）、３ｎ
と、読出し／書き込み回路４（１）、………、４（ｎ−
１）、４（ｎ）とを備えて構成される。
対応するブロック図である。図１に示されるように、本
実施例は、ワード線１０１（１）、………、１０１（ｎ
−１）、１０１（ｎ）、１０２（１）、………、１０２
（ｍ−１）、１０２（ｍ）、およびデジット線１０３
（１）、………、１０３（ｎ−１）、１０３（ｎ）に対
応して、デジット線の反転信号を出力する反転信号出力
用のデジット線１０３（０）と、メモリセル１（１）、
………、１（ｍ）と、各デジット線を、プリチャージ制
御信号１０６により中間電位にプリチャージするプリチ
ャージ用トランジスタとして作用するＮＭＯＳトランジ
スタ２（０）、２（１）、………、２（ｎ−１）、２
（ｎ）と、各デジット線間に接続されて、プリチャージ
回路のイコライザーとして作用するＮＭＯＳトランジス
タ３（１）、３（２）、………、３（ｎ−１）、３ｎ
と、読出し／書き込み回路４（１）、………、４（ｎ−
１）、４（ｎ）とを備えて構成される。
【０００９】上記のメモリセル１（１）の内部構成は、
図２に示されるとうりであり、記憶保持部５と、それぞ
れデジット線１０３（１）、………、１０３（ｎ−
１）、１０３（ｎ）に対する入出力制御用のトランスフ
ァーゲートとして作用するＮＭＯＳトランジスタ６
（０）、６（１）、………、６（ｎ−１）、６（ｎ）と
により形成されている。なお、その他のメモリセルの内
部構成も図２と同様である。
図２に示されるとうりであり、記憶保持部５と、それぞ
れデジット線１０３（１）、………、１０３（ｎ−
１）、１０３（ｎ）に対する入出力制御用のトランスフ
ァーゲートとして作用するＮＭＯＳトランジスタ６
（０）、６（１）、………、６（ｎ−１）、６（ｎ）と
により形成されている。なお、その他のメモリセルの内
部構成も図２と同様である。
【００１０】図１において、デジット線１０３（０）、
１０３（１）、………、１０３（ｎ−１）および１０３
（ｎ）は、それぞれ対応するＮＭＯＳトランジスタ２
（０）、２（１）、………、２（ｎ−１）および２
（ｎ）に接続されており、プリチャージ制御信号１０６
により、これらのプリチャージ用のＮＭＯＳトランジス
タを介して、それぞれ中間電位にプリチャージされる。
また、各ポートごとのアドレス信号により選択されるデ
コーダ（図示されない）により、各メモリセル内の各ポ
ート用のトランスファーゲートとして作用するＮＭＯＳ
トランジスタ６（１）、………、６（ｎ−１）および６
（ｎ）は、それぞれ対応するワード線１０１（１）、…
……、１０１（ｎ−１）および１０１（ｎ）を介して制
御され、これらのＮＭＯＳトランジスタ６（１）、……
…、６（ｎ−１）および６（ｎ）を介して、記憶保持部
５より読出されるデータは、それぞれ対応するデジット
線および読出し／書込み回路４（１）、…………、４
（ｎ−１）および４（ｎ）を介して、読出しデータ１０
４（１）、………、１０４（ｎ−１）および１０４
（ｎ）として出力される。また、データ書き込みの場合
には、書き込みデータ１０５（１）、………、１０５
（ｎ−１）および１０５（ｎ）は、それぞれ対応する読
出し／書込み回路４(1) 、…………、４（ｎ−１）およ
び４（ｎ）を介して、それぞれ対応するデジット線に入
力され、ワード線１０３(1) 、………、１０３（ｎ−
１）および１０３（ｎ）による制御作用を介して、選択
されたメモリセル内に含まれる記憶保持部５に書き込ま
れる。なお、この場合に、メモリセル内におけるトラン
スファーゲートとして作用するＮＭＯＳトランジスタ６
（０）に対する制御用のワード線は、他のデジット線制
御用のワード線１０１（１）と共用されている。
１０３（１）、………、１０３（ｎ−１）および１０３
（ｎ）は、それぞれ対応するＮＭＯＳトランジスタ２
（０）、２（１）、………、２（ｎ−１）および２
（ｎ）に接続されており、プリチャージ制御信号１０６
により、これらのプリチャージ用のＮＭＯＳトランジス
タを介して、それぞれ中間電位にプリチャージされる。
また、各ポートごとのアドレス信号により選択されるデ
コーダ（図示されない）により、各メモリセル内の各ポ
ート用のトランスファーゲートとして作用するＮＭＯＳ
トランジスタ６（１）、………、６（ｎ−１）および６
（ｎ）は、それぞれ対応するワード線１０１（１）、…
……、１０１（ｎ−１）および１０１（ｎ）を介して制
御され、これらのＮＭＯＳトランジスタ６（１）、……
…、６（ｎ−１）および６（ｎ）を介して、記憶保持部
５より読出されるデータは、それぞれ対応するデジット
線および読出し／書込み回路４（１）、…………、４
（ｎ−１）および４（ｎ）を介して、読出しデータ１０
４（１）、………、１０４（ｎ−１）および１０４
（ｎ）として出力される。また、データ書き込みの場合
には、書き込みデータ１０５（１）、………、１０５
（ｎ−１）および１０５（ｎ）は、それぞれ対応する読
出し／書込み回路４(1) 、…………、４（ｎ−１）およ
び４（ｎ）を介して、それぞれ対応するデジット線に入
力され、ワード線１０３(1) 、………、１０３（ｎ−
１）および１０３（ｎ）による制御作用を介して、選択
されたメモリセル内に含まれる記憶保持部５に書き込ま
れる。なお、この場合に、メモリセル内におけるトラン
スファーゲートとして作用するＮＭＯＳトランジスタ６
（０）に対する制御用のワード線は、他のデジット線制
御用のワード線１０１（１）と共用されている。
【００１１】本実施例においては、図３（ａ）のタイミ
ング図に示されるように、プリチャージ制御信号１０６
を介して、プリチャージ回路が制御されて、時間Ｔ1 と
Ｔ2の間においてデジット線１０３（１）および１０３
（０）が中間電位にプリチャージされる。プリチャージ
制御回路のイコライザーにより、各デジット線の電位
は、一旦引下げられて同等化された後にプリチャージ・
レベルに上昇する。その後、各ポートごとに、アドレス
信号により選択アドレスのメモリセルが時間Ｔ3までの
間において選択されるとともに、対応するワード線が時
間Ｔ4 において選択されて、各デジット線にデータが出
力され、接地電位の“Ｌ”レベル、またはプリチャージ
・レベルの“Ｈ”レベルとなる。デジット線に出力され
タデータは、読出し／書込み回路のしきい値レベルを越
えて低下した場合に“Ｌ”レベルとして出力され、しき
い値レベルより低下しない場合には“Ｈ”レベルとして
出力される。前述のように、電位レベルが同等化される
ために、一旦引下げられるデジット線の電位レベルは、
他のデジット線の“Ｈ”レベル／“Ｌ”レベルの割合
と、反転信号出力用のデジット線１０３（０）の容量と
により決められる。データの書込みは、プリチャージ後
において、当該書込みデータが読出し／書込み回路より
対応する各デジット線に出力され、アドレス信号により
選択されたメモリセルに書込まれる。なお、プリチャー
ジ時においては、直前の読出し時に全ポートが“Ｈ”レ
ベルであっても、必らず反転信号出力用のデジット線１
０３（０）があり、また“Ｌ”レベルのデジット線が存
在しているために、プリチャージ回路のイコライザーに
より、一旦全デジット線の電位が同等化された後に、プ
リチャージ・レベルまで上昇される。
ング図に示されるように、プリチャージ制御信号１０６
を介して、プリチャージ回路が制御されて、時間Ｔ1 と
Ｔ2の間においてデジット線１０３（１）および１０３
（０）が中間電位にプリチャージされる。プリチャージ
制御回路のイコライザーにより、各デジット線の電位
は、一旦引下げられて同等化された後にプリチャージ・
レベルに上昇する。その後、各ポートごとに、アドレス
信号により選択アドレスのメモリセルが時間Ｔ3までの
間において選択されるとともに、対応するワード線が時
間Ｔ4 において選択されて、各デジット線にデータが出
力され、接地電位の“Ｌ”レベル、またはプリチャージ
・レベルの“Ｈ”レベルとなる。デジット線に出力され
タデータは、読出し／書込み回路のしきい値レベルを越
えて低下した場合に“Ｌ”レベルとして出力され、しき
い値レベルより低下しない場合には“Ｈ”レベルとして
出力される。前述のように、電位レベルが同等化される
ために、一旦引下げられるデジット線の電位レベルは、
他のデジット線の“Ｈ”レベル／“Ｌ”レベルの割合
と、反転信号出力用のデジット線１０３（０）の容量と
により決められる。データの書込みは、プリチャージ後
において、当該書込みデータが読出し／書込み回路より
対応する各デジット線に出力され、アドレス信号により
選択されたメモリセルに書込まれる。なお、プリチャー
ジ時においては、直前の読出し時に全ポートが“Ｈ”レ
ベルであっても、必らず反転信号出力用のデジット線１
０３（０）があり、また“Ｌ”レベルのデジット線が存
在しているために、プリチャージ回路のイコライザーに
より、一旦全デジット線の電位が同等化された後に、プ
リチャージ・レベルまで上昇される。
【００１２】本実施例においては、図３（ｂ）の波形図
に示されるように、デジット線１０３（ｎ）の電位がク
ロストークおよびノイズ等によりプリチャージ・レベル
よりも高くなった場合においても、プリチャージ時に一
旦全デジット線の電位が同等化された後にプリチャージ
・レベルに上昇するために、デジット線の電位レベル
は、プリチャージ・レベルとなり、デジット線レベルが
しきい値レベルまで低下する時間ＥＢは遅滞なしに一定
となる。
に示されるように、デジット線１０３（ｎ）の電位がク
ロストークおよびノイズ等によりプリチャージ・レベル
よりも高くなった場合においても、プリチャージ時に一
旦全デジット線の電位が同等化された後にプリチャージ
・レベルに上昇するために、デジット線の電位レベル
は、プリチャージ・レベルとなり、デジット線レベルが
しきい値レベルまで低下する時間ＥＢは遅滞なしに一定
となる。
【００１３】次に、本発明の第２の実施例について説明
する。
する。
【００１４】図４は本発明の第２の実施例の１ビットに
対応するブロック図である。図４に示されるように、本
実施例は、ワード線１０１（１）、………、１０１（ｎ
−１）、１０１（ｎ）、１０２（１）、………、１０２
（ｍ−１）、１０２（ｍ）、およびデジット線１０３
（１）、………、１０３（ｎ−１）、１０３（ｎ）に対
応して、デジット線の反転信号を出力する反転信号出力
用のデジット線１０３（０）と、メモリセル１（１）、
………、１（ｍ）と、各デジット線を、プリチャージ制
御信号１０６により中間電位にプリチャージするプリチ
ャージ用トランジスタとして作用するＮＭＯＳトランジ
スタ２（１）、………、２（ｎ−１）、２（０）、２
（ｎ）と、各デジット線間に接続されて、プリチャージ
回路のイコライザーとして作用するＣＭＯＳトランスフ
ァーゲート７（１）、………、７（ｎ−１）、７
（０）、７ｎと、読出し／書き込み回路４（１）、……
…、４（ｎ−１）、４（ｎ）と、プリチャージ制御信号
１０６を反転して出力するインバータ８とを備えて構成
される。メモリセル１（１）の内部構成は、図２に示さ
れるとうりであり、その他のメモリセルの内部構成も図
２と同様である。 本実施例においては、上述のよう
に、プリチャージ回路のイコライザーとしてＣＭＯＳト
ランスファーゲート７（１）、………、７（ｎ−１）、
７（０）、７ｎが用いられており、プリチャージ制御信
号１０６およびその反転信号１０７により制御が行われ
る。また反転信号出力用のデジット線１０３（０）を、
複数のデジット線の中心付近に配置することを特徴とし
ている。これにより、より高速にイコライズが行われ
て、プリチャージ期間が短縮される。
対応するブロック図である。図４に示されるように、本
実施例は、ワード線１０１（１）、………、１０１（ｎ
−１）、１０１（ｎ）、１０２（１）、………、１０２
（ｍ−１）、１０２（ｍ）、およびデジット線１０３
（１）、………、１０３（ｎ−１）、１０３（ｎ）に対
応して、デジット線の反転信号を出力する反転信号出力
用のデジット線１０３（０）と、メモリセル１（１）、
………、１（ｍ）と、各デジット線を、プリチャージ制
御信号１０６により中間電位にプリチャージするプリチ
ャージ用トランジスタとして作用するＮＭＯＳトランジ
スタ２（１）、………、２（ｎ−１）、２（０）、２
（ｎ）と、各デジット線間に接続されて、プリチャージ
回路のイコライザーとして作用するＣＭＯＳトランスフ
ァーゲート７（１）、………、７（ｎ−１）、７
（０）、７ｎと、読出し／書き込み回路４（１）、……
…、４（ｎ−１）、４（ｎ）と、プリチャージ制御信号
１０６を反転して出力するインバータ８とを備えて構成
される。メモリセル１（１）の内部構成は、図２に示さ
れるとうりであり、その他のメモリセルの内部構成も図
２と同様である。 本実施例においては、上述のよう
に、プリチャージ回路のイコライザーとしてＣＭＯＳト
ランスファーゲート７（１）、………、７（ｎ−１）、
７（０）、７ｎが用いられており、プリチャージ制御信
号１０６およびその反転信号１０７により制御が行われ
る。また反転信号出力用のデジット線１０３（０）を、
複数のデジット線の中心付近に配置することを特徴とし
ている。これにより、より高速にイコライズが行われ
て、プリチャージ期間が短縮される。
【００１５】
【発明の効果】以上説明したように、本発明は、複数の
読出し／書込み用デジット線に対してデータの入出力を
行う記憶素子と、前記記憶素子をマトリクス状に配置し
て読出し／書込みを行う半導体記憶装置に適用されて、
少なくとも一つの前記読出し／書込み用デジット線の反
転信号を出力するデジット線を備え、且つ前記複数の読
出し／書込み用デジット線と前記反転信号出力デジット
線とを等電位化する回路を備えることにより、デジット
線電位レベルが一定となり、これにより読出し速度が一
定化されて遅延することがないという効果がある。
読出し／書込み用デジット線に対してデータの入出力を
行う記憶素子と、前記記憶素子をマトリクス状に配置し
て読出し／書込みを行う半導体記憶装置に適用されて、
少なくとも一つの前記読出し／書込み用デジット線の反
転信号を出力するデジット線を備え、且つ前記複数の読
出し／書込み用デジット線と前記反転信号出力デジット
線とを等電位化する回路を備えることにより、デジット
線電位レベルが一定となり、これにより読出し速度が一
定化されて遅延することがないという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】メモリセルの内部構成を示すブロック図であ
る。
る。
【図３】第１の実施例における動作の一例を示す波形図
である。
である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】従来例を示すブロック図である。
【図６】従来例における動作の一例を示す波形図であ
る。
る。
１（１）〜１（ｍ） メモリセル ２（０）〜２（ｎ）、３（１）〜３（ｎ）、６（１）〜
６（ｎ） ＮＭＯＳトランジスタ ４（１）〜４（ｎ） 読出し／書込み回路 ５ 記憶保持部 ７（１）〜７（ｎ） ＣＭＯＳトランスファーゲート ８ インバータ １０１（１）〜１０１（ｎ）、１０２（１）〜１０２
（ｍ） ワード線 １０３（０）〜１０３（ｎ） デジット線
６（ｎ） ＮＭＯＳトランジスタ ４（１）〜４（ｎ） 読出し／書込み回路 ５ 記憶保持部 ７（１）〜７（ｎ） ＣＭＯＳトランスファーゲート ８ インバータ １０１（１）〜１０１（ｎ）、１０２（１）〜１０２
（ｍ） ワード線 １０３（０）〜１０３（ｎ） デジット線
Claims (1)
- 【請求項１】 多入出力ポート有する半導体記憶装置に
おいて、複数の読出／書込用データ入出力端子と前記デ
ータの反転信号を出力する単一の反転信号出力端子とを
有するメモリセルをマトリクス状に配置して形成され、
各列の前記メモリセルの前記複数の読出／書込用データ
入出力端子および前記単一の反転信号出力端子それぞれ
が対応するデジット線に共通接続され、かつ前記デジッ
ト線群のうち、隣接するデジット線相互間の電位を同等
化する等電位化手段を備えるとともに、各列の前記単一
の反転信号出力端子が共通接続される各列１本のデジッ
ト線は、前記複数の読出／書込用データ入出力端子がそ
れぞれ接続された前記デジット線群の中心付近にそれら
の前記デジット線群と平行に配置されることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP371393A JP3355677B2 (ja) | 1993-01-13 | 1993-01-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP371393A JP3355677B2 (ja) | 1993-01-13 | 1993-01-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06215577A JPH06215577A (ja) | 1994-08-05 |
| JP3355677B2 true JP3355677B2 (ja) | 2002-12-09 |
Family
ID=11564968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP371393A Expired - Fee Related JP3355677B2 (ja) | 1993-01-13 | 1993-01-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3355677B2 (ja) |
-
1993
- 1993-01-13 JP JP371393A patent/JP3355677B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06215577A (ja) | 1994-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020903 |
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