KR100892677B1 - 반도체 메모리 장치의 프리 페치 회로 및 그 제어 방법 - Google Patents

반도체 메모리 장치의 프리 페치 회로 및 그 제어 방법 Download PDF

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Abstract

본 발명은 제 1 설정 수 만큼의 데이터 비트를 프리 페치하는 프리 페치부;
상기 제 1 설정 수 만큼 구비되고, 서로 다른 제어신호에 따라 각각 상기 프리 페치된 데이터 중 자신의 순번에 해당하는 데이터 또는 자신의 순번과 다른 데이터를 래치하도록 구성된 복수개의 레지스터; 및 테스트 모드 신호에 따라 상기 복수개의 레지스터 중 일부가 자신의 순번과는 다른 데이터를 래치하도록 상기 서로 다른 제어신호를 선택적으로 활성화시키는 제어부를 구비한다.
프리 페치, 데이터 스트로브 신호, 저주파

Description

반도체 메모리 장치의 프리 페치 회로 및 그 제어 방법{PRE-FETCH CIRCUIT OF SEMICONDUCTOR MEMORY APPARATUS AND CONTROL METHOD OF THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 프리 페치 회로 및 그 제어 방법에 관한 것이다.
반도체 메모리 장치를 테스트 하기 위한 테스트 장비는 신호 채널이 고주파 지원이 가능한 고주파 채널과 고주파 지원이 불가능한 저주파 채널로 구분되어 있다.
상기 고주파 채널은 저주파 채널에 비해 훨씬 적은 수가 구비되어 있으며, 대다수의 고속 반도체 메모리 장치를 테스트 하기 위해서는 상기 고주파 채널을 이용해야 한다.
반도체 메모리 장치는 데이터 처리 방식의 하나로서 프리 페치(Pre-fetch)라는 방식을 사용하고 있다. 프리 페치 방식을 사용한 반도체 메모리 장치의 경우에도 고속 데이터 처리 테스트를 수행하기 위해서는 테스트 장비의 고주파 채널을 이용해야 한다.
종래의 기술에 따른 반도체 메모리 장치의 프리 페치 회로는 도 1에 도시된 바와 같이, 프리 페치부(10) 및 제 1 내지 제 4 레지스터(20 ~ 50)를 구비한다.
상기 프리 페치부(10)는 도 2에 도시된 바와 같이, 입력된 데이터를 DQ 스트로브 신호(WDQS)에 따라 4 비트 단위로 프리 페치하여 출력한다.
상기 제 1 내지 제 4 레지스터(20 ~ 50)는 상기 프리 페치된 4 비트의 데이터(dinev0, dinod0, dinev1, dinod1)를 각각 데이터 입력 스트로브 신호(dinstb)에 따라 래치시켜 자신과 연결된 글로벌 데이터 라인(WGIOev0, WGIOod0, WGIOev1, WGIOod1)으로 출력한다.
종래의 기술에 따른 반도체 메모리 장치는 고속 데이터 처리 테스트시 테스트 장비에 구비된 채널 중 저주파 채널에 비해 적은 수가 구비된 고주파 채널을 이용해야 한다.
따라서 테스트 장비에 구비된 고주파 채널의 수에 따라 한 번에 테스트할 수 있는 반도체 메모리 장치의 수가 제한되어 테스트 효율이 저하되는 문제점이 있다.
본 발명은 테스트 장비의 저주파 채널을 통해 고주파 동작 테스트가 가능하도록 한 반도체 메모리 장치의 프리 페치 회로 및 그 제어 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 프리 페치 회로는 제 1 설정 수 만큼의 데이터 비트를 프리 페치하는 프리 페치부; 상기 제 1 설정 수 만큼 구비되고, 서로 다른 제어신호에 따라 각각 상기 프리 페치된 데이터 중 자신의 순번에 해당하는 데이터 또는 자신의 순번과 다른 데이터를 래치하도록 구성된 복수개의 레지스터; 및 테스트 모드 신호에 따라 상기 복수개의 레지스터 중 일부가 자신의 순번과는 다른 데이터를 래치하도록 상기 서로 다른 제어신호를 선택적으로 활성화시키는 제어부를 구비함을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 프리 페치 회로는 4 비트의 데이터를 프리 페치하는 프리 페치부; 이븐 데이터 스트로브 신호와 오드 데이터 스트로브 신호에 따라 각각 상기 프리 페치된 4 비트의 데이터 중 자신의 순번에 해당하는 데이터 또는 자신의 순번과 다른 데이터를 래치하도록 구성된 제 1 내지 제 4 레지스터; 및 테스트 모드 신호에 따라 상기 제 1 내지 제 4 레지스터 중 일부가 자신의 순번과는 다른 데이터를 래치하도록 상기 이븐 데이터 스트로브 신호와 상기 오드 스트로브 신호를 선택적으로 활성화시키는 제어부를 구비함을 또 다른 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 프리 페치 회로 제어 방법은 입력된 데이터를 프리 페치하는 단계; 테스트 모드 신호의 활성화를 판단하는 단계; 및 상기 테스트 모드 신호가 활성화되면 상기 프리 페치된 데이터의 순번을 바꾸어 복수개의 레지스터에 래치시키는 단계를 구비함을 특징으로 한다.
본 발명에 따르면 테스트 장비의 저주파 채널을 통해서도 고주파 동작 테스트가 가능하므로 테스트 효율을 크게 향상시킬 수 있는 효과가 있다.
본 발명에 따른 반도체 메모리 장치의 프리 페치 회로는 도 3에 도시된 바와 같이, 프리 페치부(10), 제어부(100) 및 제 1 내지 제 4 레지스터(200 ~ 500)를 구비한다.
상기 프리 페치부(10)는 4 비트의 데이터(dinev0, dinod0, dinev1, dinod1)를 프리 페치하도록 구성되며, 도 1의 구성과 동일하게 구성할 수 있다.
상기 제 1 내지 제 4 레지스터(200 ~ 500)는 이븐 데이터 스트로브 신호(dinstb_ev)와 오드 데이터 스트로브 신호(dinstb_od)에 따라 각각 상기 프리 페치된 데이터(dinev0, dinod0, dinev1, dinod1) 중 자신의 순번에 해당하는 데이터 또는 자신의 순번과 다른 데이터를 래치하도록 구성된다.
상기 제 1 레지스터(200)는 제 1 입력단(dinev)과 제 2 입력단(dinod)에 공통적으로 자신의 순번에 해당하는 제 1 순번 데이터(dinev0)가 입력된다.
상기 제 2 레지스터(300)는 제 1 입력단(dinev)에는 자신의 순번에 해당하는 제 2 순번 데이터(dinod0)가 입력되고, 제 2 입력단(dinod)에는 자신의 순번과는 다른 제 4 순번 데이터(dinod1)가 입력된다.
상기 제 3 레지스터(400)는 제 1 입력단(dinev) 및 제 2 입력단(dinod)에는 공통적으로 자신의 순번에 해당하는 제 3 순번 데이터(dinev1)가 입력된다.
상기 제 4 레지스터(500)는 제 1 입력단(dinev)에는 자신의 순번에 해당하는 제 4 순번 데이터(dinod1)가 입력되고, 제 2 입력단(dinod)에는 자신의 순번과는 다른 제 2 순번 데이터(dinod0)가 입력된다.
상기 제어부(100)는 테스트 모드 신호(TMb)에 따라 상기 제 1 내지 제 4 레지스터(200 ~ 500) 중 일부가 자신의 순번과는 다른 데이터를 래치하도록 상기 이븐 데이터 스트로브 신호(dinstb_ev) 또는 오드 데이터 스트로브 신호(dinstb_od)를 선택적으로 활성화시키도록 구성된다.
상기 제어부(100)는 데이터 스트로브 신호(dinstb)와 상기 테스트 모드 신호(TMb)를 조합하여 상기 이븐 데이터 스트로브 신호(dinstb_ev), 오드 데이터 스트로브 신호(dinstb_od) 및 프리 차지 신호(dinstb_pcg)를 생성하도록 구성된다.
상기 제어부(100)는 도 4에 도시된 바와 같이, 제 1 및 제 2 앤드 게이트(AND1, AND2), 인버터(IV1) 및 버퍼(BF1)를 구비한다. 상기 제 1 앤드 게이트(AND1)는 상기 데이터 스트로브 신호(dinstb)와 상기 테스트 모드 신호(TMb)를 입력받아 상기 이븐 데이터 스트로브 신호(dinstb_ev)를 출력하도록 구성된다. 상기 인버터(IV1)는 상기 테스트 모드 신호(TMb)를 입력받도록 구성된다. 상기 제 2 앤드 게이트(AND2)는 상기 데이터 스트로브 신호(dinstb)와 상기 인버터(IV1)의 출력을 입력받아 상기 오드 데이터 스트로브 신호(dinstb_od)를 출력하도록 구성된다. 상기 버퍼(BF1)는 상기 데이터 스트로브 신호(dinstb)를 입력받아 상기 제 1 및 제 2 앤드 게이트(AND1, AND2)의 출력 타이밍에 맞춘 상기 프리 차지 신호(dinstb_pcg)를 출력하도록 구성된다.
상기 제 1 내지 제 4 레지스터(200 ~ 500)는 모두 동일하게 구성되며, 그 중에서 제 1 레지스터(200)의 구성을 설명하기로 한다. 상기 제 1 내지 제 4 레지스터(200 ~ 500)는 제 2 입력 회로(230)를 구비하여 자신의 순번과는 다른 데이터를 입력 받을 수 있도록 한 구성이 일반적인 레지스터와 다르다.
상기 제 1 레지스터(200)는 도 5에 도시된 바와 같이, 제 1 및 제 2 인버터(IV11, IV12), 래치 회로(210), 제 1 입력 회로(220) 및 제 2 입력 회로(230)를 구비한다. 상기 제 1 인버터(IV11)는 제 1 입력단(dinev)의 신호를 입력받아 제 1 차동 입력단(dinbev)의 신호를 생성하도록 구성된다. 상기 제 2 인버터(IV12)는 제 2 입력단(dinod)의 신호를 입력받아 제 2 차동 입력단(dinbod)의 신호를 생성하도록 구성된다.
상기 래치 회로(210)는 제 1 내지 제 9 트랜지스터(M11 ~ M19), 제 3 내지 제 6 인버터(IV13 ~ IV16)를 구비한다. 상기 래치 회로(210)는 일반적으로 사용되는 크로스 커플드 차동 증폭기(Cross coupled differential amplifier)의 구성을 사용할 수 있다. 상기 제 1 및 제 2 트랜지스터(M11, M12)는 상기 프리 차지 신호(dinstb_pcg)에 따라 래치 회로(210)의 출력단 레벨을 전원(VDD) 레벨로 프리 차 지 시키도록 구성된다. 상기 프리 차지 신호(dinstb_pcg)에 따라 래치 회로(210)의 출력단 레벨이 전원(VDD) 레벨로 프리 차지되더라도 제 5 및 제 6 인버터(IV15, IV16)가 프리 차지 이전의 래치 회로(210)의 출력 레벨을 유지시키도록 구성된다.
상기 제 1 입력 회로(220)는 제 10 내지 제 12 트랜지스터(M20 ~ M22)를 구비한다. 상기 제 10 트랜지스터(M20)는 게이트에 상기 제 1 입력단(dinev)이 연결된다. 상기 제 11 트랜지스터(M21)는 게이트에 상기 제 1 차동 입력단(dinbev)이 연결된다. 상기 제 12 트랜지스터(M22)는 드레인이 상기 제 10 및 11 트랜지스터(M20, M21)의 소오스와 공통 연결되고, 소오스가 접지되며, 게이트에 이븐 데이터 스트로브 신호(dinstb_ev)가 입력된다.
상기 제 2 입력 회로(230)는 제 13 내지 제 15 트랜지스터(M23 ~ M25)를 구비한다. 상기 제 13 트랜지스터(M23)는 게이트에 상기 제 2 입력단(dinod)이 연결된다. 상기 제 14 트랜지스터(M24)는 게이트에 상기 제 2 차동 입력단(dinbod)이 연결된다. 상기 제 15 트랜지스터(M25)는 드레인이 상기 제 13 및 14 트랜지스터(M23, M24)의 소오스와 공통 연결되고, 소오스가 접지되며, 게이트에 오드 데이터 스트로브 신호(dinstb_od)가 입력된다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 프리 페치 회로의 동작을 설명하면 다음과 같다.
먼저, 본 발명의 동작 원리는 테스트 장비의 저주파 채널을 통해 입력된 저주파 데이터를 프리 페치 회로 내부적으로 고주파 데이터로 변환하여 사용하는 것이다.
도 6에 도시된 바와 같이, 노멀 모드에서 테스트 장비의 저주파 채널이 지원할 수 있는 데이터 패턴은 4 비트 프리 페치를 기준으로 제 1 내지 제 4 순번 데이터(dinev0 = 하이 레벨, dinod0 = 하이 레벨, dinev1 = 로우 레벨, dinod1 = 로우 레벨)가 반복되는 형태이다.
본 발명은 상술한 저주파 패턴을 프리 페치 회로를 통해 테스트 모드에서 제 1 내지 제 4 순번 데이터(dinev0 = 하이 레벨, dinod0 = 로우 레벨, dinev1 = 로우 레벨, dinod1 = 하이 레벨)와 같이 고주파 패턴이 반복되도록 변환하는 것이다.
도 6에서 알 수 있는 바와 같이, 상술한 데이터 패턴 변환을 위해서는 노멀 모드의 데이터에서 제 2 순번 데이터(dinod0)와 제 4 순번 데이터(dinod1)를 바꾸면 된다. 이를 위해 본 발명은 제 2 레지스터(300)가 노멀 동작시에는 제 2 순번 데이터(dinod0)를 래치하고, 테스트 모드 동작시에는 제 4 순번 데이터(dinod1)를 래치하도록 한다. 이와 동시에 제 4 레지스터(500)가 노멀 동작시에는 제 4 순번 데이터(dinod1)를 래치하고, 테스트 모드 동작시에는 제 2 순번 데이터(dinod0)를 래치하도록 한다. 또한 제 1 및 제 3 레지스터(200, 400)가 테스트 모드에서도 정상적인 순번의 데이터를 래치하도록 각각 제 1 입력단(dinev) 및 제 2 입력단(dinod)에 공통적으로 제 1 순번 데이터(dinev0)와 제 2 순번 데이터(dinod0)를 입력한 것이다. 제 1 내지 제 4 레지스터(200 ~ 500)는 모두 2개씩의 데이터를 입력 받고 각 데이터를 서로 다른 동작 조건(노멀/테스트)에서 래치해야 하므로 추가적인 입력 회로 즉, 제 2 입력 회로(230)를 구비하도록 설계한 것이다.
이하, 전반적인 본 발명의 동작을 설명하면 다음과 같다.
프리 페치부(10)는 제 1 내지 제 4 순번 데이터(dinev0 ~ dinod1)를 프리 페치하여 출력한다.
노멀 모드의 경우 테스트 모드 신호(TMb)가 하이 레벨로 비활성화되므로 도 4의 제어부(100)에서 이븐 데이터 스트로브 신호(dinstb_ev)가 하이 레벨로 활성화되고, 오드 데이터 스트로브 신호(dinstb_od)는 로우 레벨로 비활성화된다.
상기 이븐 데이터 스트로브 신호(dinstb_ev)가 활성화되므로 제 1 내지 제 4 레지스터(200 ~ 500)는 각각 제 1 입력 회로(220)를 통해 자신의 순번에 해당하는 데이터를 입력받아 래치한다. 상기 제 1 레지스터(200)는 제 1 순번 데이터(dinev0)를 래치하고, 제 2 레지스터(300)는 제 2 순번 데이터(dinod0)를 래치하고, 제 3 레지스터(400)는 제 3 순번 데이터(dinev1)를 래치하며, 제 4 레지스터(500)는 제 4 순번 데이터(dinod1)를 래치한다.
테스트 모드의 경우 테스트 모드 신호(TMb)가 로우 레벨로 활성화되므로 도 4의 제어부(100)에서 이븐 데이터 스트로브 신호(dinstb_ev)가 로우 레벨로 비활성화되고, 오드 데이터 스트로브 신호(dinstb_od)는 하이 레벨로 활성화된다.
상기 오드 데이터 스트로브 신호(dinstb_od)가 활성화되므로 제 1 및 제 3 레지스터(200, 400)는 각각 제 2 입력 회로(230)를 통해 자신의 순번에 해당하는 데이터를 입력받아 래치한다. 상기 제 1 레지스터(200)는 제 1 순번 데이터(dinev0)를 래치하고, 제 3 레지스터(400)는 제 3 순번 데이터(dinev1)를 래치한다.
한편, 제 2 및 제 4 레지스터(300, 500)는 자신의 순번과는 다른 데이터를 입력받아 래치한다. 상기 제 2 레지스터(300)는 제 4 순번 데이터(dinod1)를 래치하고, 제 4 레지스터(500)는 제 2 순번 데이터(dinod0)를 래치한다.
따라서 본 발명은 테스트 장비의 저주파 채널에서는 저주파 데이터 패턴을 제공하지만, 반도체 메모리 장치 내부에서는 프리 페치 회로를 통해 고주파 데이터 패턴 형태로 변환할 수 있으므로 실질적으로 고주파 데이터 처리 테스트가 가능한 것이다.
상술한 본 발명은 4 비트 프리 페치를 기준으로 한 것이지만, 도 6에 도시된 바와 같이, 데이터 순번을 적절히 바꾸는 원리와 레지스터 구조 변경을 이용하면 프리 페치 비트 수에 상관없이 본 발명의 적용이 가능함을 알 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 프리 페치 회로의 블록도,
도 2는 일반적인 데이터 프리 페치 방법을 설명하기 위한 타이밍도,
도 3은 본 발명에 따른 반도체 메모리 장치의 프리 페치 회로의 블록도,
도 4는 도 3의 제어부의 회로도,
도 5는 도 3의 제 1 레지스터의 회로도,
도 6은 본 발명의 동작 원리를 설명하기 위한 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 프리 페치부 100: 제어부
200: 제 1 레지스터 210: 레치 회로
220: 제 1 입력 회로 230: 제 2 입력 회로

Claims (19)

  1. 제 1 설정 수 만큼의 데이터 비트를 프리 페치하는 프리 페치부;
    상기 제 1 설정 수 만큼 구비되고, 서로 다른 제어신호에 따라 각각 상기 프리 페치된 데이터 중 자신의 순번에 해당하는 데이터 또는 자신의 순번과 다른 데이터를 래치하도록 구성된 복수개의 레지스터; 및
    테스트 모드 신호에 따라 상기 복수개의 레지스터 중 일부가 자신의 순번과는 다른 데이터를 래치하도록 상기 서로 다른 제어신호를 선택적으로 활성화시키는 제어부를 구비하는 반도체 메모리 장치의 프리 페치 회로.
  2. 제 1 항에 있어서,
    상기 복수개의 레지스터 중 자신의 순번에 해당하는 데이터를 래치하는 레지스터는
    상기 자신의 순번에 해당하는 데이터를 상기 서로 다른 제어신호 중 하나인이븐 데이터 스트로브 신호에 따라 입력 받기 위한 제 1 입력 회로,
    상기 자신의 순번에 해당하는 데이터를 상기 서로 다른 제어신호 중 다른 하나인 오드 데이터 스트로브 신호에 따라 입력 받기 위한 제 2 입력 회로, 및
    상기 제 1 입력 회로 또는 상기 제 2 입력 회로를 통해 입력된 데이터를 래치하기 위한 래치 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로.
  3. 제 2 항에 있어서,
    상기 래치 회로는
    상기 이븐 데이터 스트로브 신호 및 상기 오드 데이터 스트로브 신호가 모두 비활성화되면 출력단 레벨이 프리 차지(Pre charge) 되도록 구성됨을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로.
  4. 제 1 항에 있어서,
    상기 복수개의 레지스터 중 자신의 순번과 다른 데이터를 래치하는 레지스터는
    상기 자신의 순번에 해당하는 데이터를 상기 서로 다른 제어신호 중 하나인이븐 데이터 스트로브 신호에 따라 입력 받기 위한 제 1 입력 회로,
    상기 자신의 순번과 다른 데이터를 상기 서로 다른 제어신호 중 다른 하나인 오드 데이터 스트로브 신호에 따라 입력 받기 위한 제 2 입력 회로, 및
    상기 제 1 입력 회로 또는 상기 제 2 입력 회로를 통해 입력된 데이터를 래치하기 위한 래치 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로.
  5. 제 4 항에 있어서,
    상기 래치 회로는
    상기 이븐 데이터 스트로브 신호 및 상기 오드 데이터 스트로브 신호가 모두 비활성화되면 활성화되는 프리 차지 신호에 따라 출력단 레벨이 프리 차지 되도록 구성됨을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로.
  6. 제 1 항에 있어서,
    상기 제어부는
    데이터 스트로브 신호와 상기 테스트 모드 신호를 복수개의 논리소자를 통해 논리 조합하여 상기 서로 다른 제어신호를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로.
  7. 제 6 항에 있어서,
    상기 제어부는
    상기 테스트 모드 신호가 활성화되면 이븐 데이터 스트로브 신호와 오드 데이터 스트로브 신호 중 하나를 활성화시키도록 구성됨을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로.
  8. 제 5 항에 있어서,
    상기 제어부는
    데이터 스트로브 신호를 버퍼링하여 상기 프리차지 신호를 생성하기 위한 버퍼를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로.
  9. 4 비트의 데이터를 프리 페치하는 프리 페치부;
    이븐 데이터 스트로브 신호와 오드 데이터 스트로브 신호에 따라 각각 상기 프리 페치된 4 비트의 데이터 중 자신의 순번에 해당하는 데이터 또는 자신의 순번과 다른 데이터를 래치하도록 구성된 제 1 내지 제 4 레지스터; 및
    테스트 모드 신호에 따라 상기 제 1 내지 제 4 레지스터 중 일부가 자신의 순번과는 다른 데이터를 래치하도록 상기 이븐 데이터 스트로브 신호와 상기 오드 스트로브 신호를 선택적으로 활성화시키는 제어부를 구비하는 반도체 메모리 장치의 프리 페치 회로.
  10. 제 9 항에 있어서,
    상기 제 1 레지스터는
    제 1 순번에 해당하는 데이터를 상기 이븐 데이터 스트로브 신호에 따라 입력 받기 위한 제 1 입력 회로,
    상기 제 1 순번에 해당하는 데이터를 상기 오드 데이터 스트로브 신호에 따라 입력 받기 위한 제 2 입력 회로, 및
    상기 제 1 입력 회로 또는 상기 제 2 입력 회로를 통해 입력된 데이터를 래치하기 위한 래치 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로.
  11. 제 10 항에 있어서,
    상기 제 2 레지스터는
    제 2 순번에 해당하는 데이터를 상기 이븐 데이터 스트로브 신호에 따라 입력 받기 위한 제 3 입력 회로,
    제 4 순번에 해당하는 데이터를 상기 오드 데이터 스트로브 신호에 따라 입력 받기 위한 제 4 입력 회로, 및
    상기 제 3 입력 회로 또는 상기 제 4 입력 회로를 통해 입력된 데이터를 래치하기 위한 래치 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로.
  12. 제 11 항에 있어서,
    상기 제 3 레지스터는
    제 3 순번에 해당하는 데이터를 상기 이븐 데이터 스트로브 신호에 따라 입력 받기 위한 제 5 입력 회로,
    상기 제 3 순번에 해당하는 데이터를 상기 오드 데이터 스트로브 신호에 따라 입력 받기 위한 제 6 입력 회로, 및
    상기 제 5 입력 회로 또는 상기 제 6 입력 회로를 통해 입력된 데이터를 래치하기 위한 래치 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로.
  13. 제 12 항에 있어서,
    상기 제 4 레지스터는
    상기 제 4 순번에 해당하는 데이터를 상기 이븐 데이터 스트로브 신호에 따라 입력 받기 위한 제 7 입력 회로,
    상기 제 2 순번에 해당하는 데이터를 상기 오드 데이터 스트로브 신호에 따라 입력 받기 위한 제 8 입력 회로, 및
    상기 제 7 입력 회로 또는 상기 제 8 입력 회로를 통해 입력된 데이터를 래치하기 위한 래치 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로.
  14. 제 9 항에 있어서,
    상기 제어부는
    데이터 스트로브 신호와 상기 테스트 모드 신호를 복수개의 논리소자를 통해 논리 조합하여 상기 이븐 데이터 스트로브 신호 및 상기 오드 데이터 스트로브 신호를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로.
  15. 제 14 항에 있어서,
    상기 제어부는
    상기 테스트 모드 신호가 활성화되면 상기 이븐 데이터 스트로브 신호와 상기 오드 데이터 스트로브 신호 중 하나를 활성화시키도록 구성됨을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로.
  16. 입력된 데이터를 프리 페치하는 단계;
    테스트 모드 신호의 활성화를 판단하는 단계; 및
    상기 테스트 모드 신호가 활성화되면 상기 프리 페치된 데이터의 순번을 바꾸어 복수개의 레지스터에 래치시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로 제어 방법.
  17. 제 16 항에 있어서,
    상기 복수개의 레지스터 중 일부는 이븐 데이터 스트로브 신호와 오드 데이터 스트로브 신호에 따라 자신의 순번에 해당하는 데이터를 입력받는 것을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로 제어 방법.
  18. 제 17 항에 있어서,
    상기 복수개의 레지스터 중 일부를 제외한 나머지 레지스터는 이븐 데이터 스트로브 신호에 따라 자신의 순번에 해당하는 데이터를 입력받고, 오드 데이터 스트로브 신호에 따라 자신의 순번과 다른 데이터를 입력받는 것을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로 제어 방법.
  19. 제 18 항에 있어서,
    상기 프리 페치된 데이터의 순번을 바꾸어 상기 복수개의 레지스터에 래치시키는 단계는
    상기 테스트 모드 신호가 활성화되면 상기 이븐 데이터 스트로브 신호를 비활성화시키고 상기 오드 데이터 스트로브 신호를 활성화시켜 이루어짐을 특징으로 하는 반도체 메모리 장치의 프리 페치 회로 제어 방법.
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