CN103516331A - 无效信号的过滤方法与具有无效信号过滤机制的转移器 - Google Patents

Abstract

本发明公开了一种无效信号过滤方法与具有无效信号过滤机制的转移器。所述转移器包含：第一转移级，用以于第一时钟周期中接收并俘获输入信号；以及位在所述第一转移级之后的第二转移级，用以从所述第一转移级接收所述输入信号，以及用以在所述第一时钟周期之后的第二时钟周期发生前，接收指示所述输入信号是否有效的有效性信号。所述有效性信号指示所述输入信号为有效，则所述第二转移级会俘获从所述第一转移级所传送的所述输入信号，而所述有效性信号指示所述输入信号为无效，则所述第二转移级就不会俘获从所述第一转移级所传送的所述输入信号。所述转移器不需要复杂的解码操作，可配合高频操作，也可以保护有效信号。

Description

无效信号的过滤方法与具有无效信号过滤机制的转移器

技术领域

本发明涉及一种无效信号的过滤方法以及使用所述过滤方法的转移器，特别涉及一种可将无效信号移除/舍弃的无效信号的过滤方法以及使用所述过滤方法的转移器。

背景技术

对于第三代双数据速率（Double-Data-Rate Three，DDR3）的内存规格而言，已发展出一种用以将违反规则或无效的读取指令信号（例如，提供给一非操作中的内存库（inactive bank）的读取指令信号）加以滤除（filter out）的一种机制。所解码的符合规则或有效的读取指令信号会产生以延迟锁定环域（delay locked loop-domain，dll-domain）来闸控（gate）的「有效读取（ValidRead）」，「有效读取」是指示一时钟是由延迟锁定环所处理，因而与装置内的时钟不同，并且读取（read）会被传送至Qed转移器（shifter）以进行采样。上述的解码操作特别是在浅锁点（shallow lock point）的情形中会是相当缓慢的过程，并不会在延迟锁定环域的读取离开延迟线（Delay-Line）之前发生。在此情形中，「符合规则」的读取的上升沿会被切除，因而Qed转移器会因为读取的采样失败而发生设定时序的错误（setup violation）。

由于解码速度无法跟上操作速度的成长，上述问题对于具有较高操作频率的电子装置（像是第四代双数据速率（Double-Data-Rate Four，DDR4）的内存）会变的比较严重。因此，需要一种用来对无效读取指令信号进行过滤的新方法。

发明内容

因此，本发明的目的之一在于公开一种新的无效信号过滤机制来对无效信号进行过滤。

本发明的另一目的在于公开一种保护机制，以在对无效信号进行过滤时能保护有效信号不被移除/舍弃。

本发明的一实施例公开了一种应用于包含一第一转移级与位在所述第一转移级之后的一第二转移级的一转移器的无效信号过滤方法。所述无效信号过滤方法包含：使用所述第一转移级以于一第一时钟周期中接收并俘获一输入信号；在所述第一时钟周期之后的一第二时钟周期发生之前，判断所述输入信号是有效或无效；以及所述输入信号被判断为有效，则使用所述第二转移级去俘获由所述第一转移级所传送的所述输入信号，以及所述输入信号被判断为无效，则不使用所述第二转移级去俘获由所述第一转移级所传送的所述输入信号。

本发明的另一实施例公开了一种具有无效信号过滤机制的转移器，包含：一第一转移级，用以于一第一时钟周期中接收并俘获一输入信号；以及位在所述第一转移级之后的一第二转移级，用以从所述第一转移级接收所述输入信号，以及用以在所述第一时钟周期之后的一第二时钟周期发生前，接收指示所述输入信号是否有效的一有效性信号；其中所述有效性信号指示所述输入信号为有效，则所述第二转移级会俘获从所述第一转移级所传送的所述输入信号，而所述有效性信号指示所述输入信号为无效，则所述第二转移级就不会俘获从所述第一转移级所传送的所述输入信号。

基于上述的实施例，可得到一个能配合高频操作的无效信号的过滤机制。另外，也提出了保护有效信号的机制。

附图说明

图1绘示了依据本发明的一实施例的具有无效信号过滤机制的转移器的方块图。

图2绘示了用以产生所俘获的读取指令信号、掩蔽信号以及判断转移级为进入级的进入信号的电路图。

图3绘示了依据本发明的实施例的无效信号过滤方法的流程图。

其中，附图标记说明如下：

100                     转移器

101                     第一转移级

103                     第二转移级

105                     第三转移级

107、203                或门

109、201、205、213、215 与非门

200                     电路

207                     触发器

209                     或非门

211、217、219、221      逆变器

301、302、303           步骤

具体实施方式

在说明书及之前的权利要求书当中使用了某些词汇来指称特定的元件。本领域的技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及之前的权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的基准。在通篇说明书及之前的权利要求书当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此包含任何直接或间接的电连接手段。因此，若文中描述一第一装置耦接到一第二装置，则代表所述第一装置可直接电连接于所述第二装置，或通过其它装置或连接手段间接地电连接到所述第二装置。

图1绘示了依据本发明的一实施例的具有无效信号过滤机制的转移器（shifter）100的方块图。转移器100包含多个转移级（shifting stage），但只绘示了第一转移级101、第二转移级103、以及第三转移级105。请注意，第一转移级101并未被限制为转移器100的真正「第一个」（也就是一开始的转移级）；另外，第三转移级105也不被限制为转移器100的最后一个转移级。此外，在此实施例中，第二转移级103是在第一转移级101之后，而第三转移级105是在第二转移级之后。然而，第二转移级103可以是第一转移级101之后的任何转移级，而第三转移级105可以是第二转移级103之后的任何转移级。

第一转移级101、第二转移级103以及第三转移级105均包含了LoopNyF、Qy、NoInterrupt、Loopx、Loopxp1F、RdDIIF、CLzF、QxP1、CLK、CLKf、K、SF等端点。请注意，为求简洁，第三转移级105的端点并未绘示于图1中。另外，为求示意图的简洁，一些主要信号可被其它词汇（像是Read、CLxF）所标记，但一些信号是直接由输出这些信号或接收这些信号的端点所指示。端点CLzF会接收一个用以指示列地址选通脉冲时间延迟（Column AddressStrobe latency，CAS latency）（其决定一进入转移级（entry shifting stage））的进入信号（entry signal）CLxF，而未被过滤的读取指令信号READ会进入所述进入转移级。端点LoopNyF会输出一个用以指示一离开转移级（exitshifting stage）的离开信号（exit signal）Exit，而读取指令信号READ会离开所述离开转移级。端点RdDIIF会接收未过滤的读取指令信号READ。端点CLK会接收延迟锁定环域时钟信号。端点Qy会输出图2中的电路所采样的采样（俘获）输出数据，并且接着在端点NoInterrupt处产生对应的掩蔽信号（masking signal）NoI（N）。掩蔽信号NoI（N）的N是指示一对应级，与所述级中所标示的N相同。端点LooPx与端点Loopxp1F是指示转移器100的离开级的端点。端点QxP1会接收进入一目前级的一前一级的输出。

另外，第一转移级101、第二转移级103以及第三转移级105均包含具有一或门（OR gate）107以及一与非门（NAND gate）109的逻辑电路。或门107会接收指示未过滤的读取指令信号READ是否有效的有效信号ValidRead。另外，或门107还会接收进入信号CLxF。

在此实施例中，未过滤的读取指令信号READ会进入第一转移级101，以及所述未过滤的读取指令信号会在一第一时钟周期CLK（1）中而于图2所示的电路内被俘获。第二转移级103会从第一转移级101接收所述读取指令信号，并且在第一时钟周期CLK（1）之后的一第二时钟周期CLK（2）发生之前，接收指示所述读取指令信号是否有效的有效信号ValidRead。假如有效信号ValidRead指示所述未过滤读取指令信号为有效，则第二转移级103会俘获第一转移级101所传送的读取指令信号。假如有效信号ValidRead指示未过滤读取指令信号为无效，则第二转移级103不会俘获第一转移级101所传送的读取指令信号。许多机制可被用于判断读取指令信号是否为有效，例如，将读取指令信号解码并且辨识所述读取指令信号所指向的内存库；或者，判断目标的内存库是否操作中，如果内存库是操作中，则读取指令是有效的，否则的话，读取指令就是无效的。在一实施例中，假如有效信号是高电平，则代表读取指令信号为有效，假如有效信号是低电平，则代表读取指令信号为无效。由于本领域的技术人员会了解这样的机制，故相关说明在此省略以求简洁。

与非门109还会接收复位信号（reset signal）Reset，如此一来，假如有效信号ValidRead指示读取指令信号为无效，则会通过复位信号Reset来复位第二转移级103。

通过上述机制，假如读取指令信号是有效的，就会将读取指令信号传送到下一转移级并且进行俘获。相反地，假如读取指令信号为无效的，就会将读取指令信号舍弃并且不再处理。由于不再需要复杂的解码操作，这样的机制可以解决上述的解码速度问题。

本发明还公开了用以避免舍弃有效读取指令信号的机制。如图1所示，或门107还会接收对应不同级的掩蔽信号NoI（N）。假设读取指令信号是有效的并且在第二时钟周期内在第二转移级103处被俘获，因此，必须确保第二转移级103的输出可持续一个完整的tCK，这样，在第二时钟周期CLK（2）之后的第三时钟周期CLK（3）中可将有效指令信号从第二转移级103转移到第三转移级105，如同先前在第二时钟周期CLK（2）中可将有效指令信号从第一转移级101转移到第二转移级103。在一情况下，有效信号ValidRead可能会在位于CLK（3）处的转移发生前被关闭，在这样的情形中，掩蔽信号NoI将会对「ValidRead=low」的信息进行掩蔽，并且避免第二转移级103被复位。上述的操作可被总结为：假如在任一级俘获读取指令信号，则无法使用有效信号ValidRead来复位同一级；有效信号ValidRead可阻止读取指令信号进入一级，但是当读取指令信号已经进入一级时，有效信号ValidRead就不再对此一特定级有任何影响。

图2是用来产生所俘获的读取指令信号、掩蔽信号NoI以及判断哪个转移级为离开级的离开信号Exit的示范性实施例电路的电路图。这样的电路是图1所示的转移器100的部分。在一实施例中，图1中所示的所述多个转移级会包含图2中所示的电路，但本发明并不以此为限。请一并参照图1所示的方块图，以更清楚地了解图1中的方块图与图2中的电路图之间的连接。在此实施例中，触发器（flip flop）207的输入不仅是根据未过滤的读取指令信号Read、进入信号CLxF来决定，还根据中继（relay）信号DisF与前一级输出QxP1来决定，接下来，触发器207会产生所俘获的读取指令信号Qy。

掩蔽信号NoI是依据所俘获的读取指令信号Qy、未过滤的读取指令信号Read以及进入信号CLxF所产生。信号DisF是一「中继」信号（亦即通过转移器被转移的指令信号），并且由端点Loopx与端点Loopxp1F所接收的信号所产生。如上所述，指令信号会在转移器中的进入点（entry-point）进入并且在转移器中的离开点（exit-point）离开。一般来说，当连续读取（read-burst）进行中时，转移时钟会持续地运行，这代表着，就算不是必要的，转移器仍会持续对通过离开点的读取指令信号进行转移。上述的「中继」信号会阻止这样的情形发生，由于不必要地转移信息会耗费功率，故可节省一些功率。

信号Exit是判断转移器的离开点的信号。例如，假如此级为转移器所转移的指令信号的离开点，信号Exit会变成低电平，将三态驱动器（tristatable-driver）赋能而输出QxEnF会是低电平，因此输出QxEnF是离开转移器的实际指令。这些输出QxEnF节点会经由线路连接，或是在多个转移级（如图1所示）之间，只有一级（离开级）会用来传送此一输出。离开信号Exit是依据来自端点Loopx与端点Loopxp1F的信号所产生，其中端点Loopxp1F的信号是端点Loopxp1的信号的反信号（inversed signal）。具体来说，图2中所示的电路200包含了与非门201、或门203、与非门205、触发器207、或非门209、逆变器211、与非门213、与非门215、逆变器217、逆变器219以及逆变器221。或门203会接收未过滤的读取指令信号Read以及进入信号CLxF。与非门201会接收信号QxP1与信号DisF。与非门205会接收与非门201与或门203的输出以产生输入至触发器207。触发器207是用来控制未过滤的读取指令信号Read的延迟（latency）。或非门209会从触发器207接收输出Qy作为一输入，并且产生掩蔽信号NoI（N）。

另外，或非门209的一输入是被耦接到接地电平。逆变器211会处理或非门209的输出，因而会产生掩蔽信号NoI。因此，装置201～205、207～211可被视为掩蔽信号的产生电路。

与非门213会接收信号Loopx与信号Loopxp1以产生信号DisF。与非门215会接收信号Loopx与信号LoopxP1F以产生离开信号Exit。信号Loopxp1F会被反向（inverted）以产生信号Loopxp1，而信号Exit会被反向以产生信号LoopxEn。逆变器221会反向所俘获的读取指令信号Qy以产生信号QxEnF。

请注意，图1所示的方块图与图2所示的电路图仅用于举例说明之用，而非对本发明的范畴设限。其它可以达到相同功能的电路也属于本发明的范畴。另外，上述机制不限于对无效的读取指令信号进行过滤，也可用于对任何无效或不必要的信号进行过滤。

基于上述的实施例，可得到一种无效信号的过滤方法。图3是依据本发明的一实施例的无效信号过滤方法的流程图。如图3所示，所述流程图包含以下步骤：

步骤301：使用第一转移级（像是图1中的第一转移级101），以在第一时钟周期CLK（1）中接收并且俘获输入信号（像是未过滤读取指令信号READ）。

步骤303：在第一时钟周期CLK（1）之后的第二时钟周期CLK（2）发生前，判断输入信号是否为有效。

步骤305：假如输入信号被判断为有效，则使用第二转移级103来取得第一转移级101所传送的输入信号，而假如输入信号被判断为无效，则不会使用第二转移级103来取得第一转移级101所传送的输入信号。

其它细节特性可基于上述实施例来得到，因此在此省略以求简洁。

基于上述的实施例，可得到一个能配合高频操作的无效信号的过滤机制。另外，也提出了保护有效信号的机制。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种无效信号过滤方法，应用于包含一第一转移级与位在所述第一转移级之后的一第二转移级的一转移器，所述无效信号过滤方法的特征在于包含：

使用所述第一转移级以于一第一时钟周期中接收并俘获一输入信号；

在所述第一时钟周期之后的一第二时钟周期发生之前，判断所述输入信号是有效或无效；以及

所述输入信号被判断为有效，则使用所述第二转移级去俘获由所述第一转移级所传送的所述输入信号，以及所述输入信号被判断为无效，则不使用所述第二转移级去俘获由所述第一转移级所传送的所述输入信号。

2.如权利要求1所述的无效信号过滤方法，其特征在于，还包含：

所述输入信号被判断为无效，则复位所述第二转移级。

3.如权利要求2所述的无效信号过滤方法，其特征在于，所述转移器在所述第二转移级之后还包含一第三转移级，而所述无效信号过滤方法包含：

所述输入信号被判断为有效，则将所述第二转移级做标记，以确保所述第

二转移级在所述第二时钟周期之后的一第三时钟周期中传送所述输

入信号到所述第三转移级之前不会被复位。

4.如权利要求1所述的无效信号过滤方法，其特征在于，所述输入信号是一未过滤的读取指令信号。

5.如权利要求4所述的无效信号过滤方法，其特征在于，所述输入信号是一延迟锁定环域的读取指令信号。

6.一种具有无效信号过滤机制的一转移器，其特征在于，包含：

一第一转移级，用以于一第一时钟周期中接收并俘获一输入信号；以及

一第二转移级，位在所述第一转移级之后，用以从所述第一转移级接收所述输入信号，以及用以在所述第一时钟周期之后的一第二时钟周期发生前，接收指示所述输入信号是否有效的一有效性信号；

其中所述有效性信号指示所述输入信号为有效，则所述第二转移级会俘获从所述第一转移级所传送的所述输入信号，而所述有效性信号指示所述输入信号为无效，则所述第二转移级就不会俘获从所述第一转移级所传送的所述输入信号。

7.如权利要求6所述的转移器，其特征在于，所述有效性信号指示所述输入信号为无效，则所述第二转移级会被复位。

8.如权利要求7所述的转移器，其特征在于，还包含：

一第三转移级，位在所述第二转移级之后；以及

一掩蔽信号产生电路，用以产生一掩蔽信号；

其中所述有效性信号指示所述输入信号为有效，则所述第二转移级会接收所述掩蔽信号以确保所述第二转移级在所述第二时钟周期之后的一第三时钟周期中将所述输入信号传送到所述第三转移级之前不会被复位。

9.如权利要求8所述的转移器，其特征在于，还包含：

一触发器，用以俘获所述输入信号以产生一俘获输出信号，其中所述掩蔽信号产生电路会依据所述输入信号、决定所述输入信号所进入的一转移级的一进入信号以及所述俘获输入信号，来产生所述掩蔽信号。

10.如权利要求9所述的转移器，其特征在于，所述掩蔽信号产生电路还依据前一级的输出，来产生所述掩蔽信号。

11.如权利要求8所述的转移器，其特征在于，所述掩蔽信号产生电路包含：

一第一与非门，其接收前一级的输出；

一或门，其接收所述输入信号以及决定所述输入信号所进入的一转移级的一进入信号；

一第二与非门，其接收所述第一与非门与所述或门的输出；

一触发器，其接收所述第二与非门的输出；

一或非门，其接收所述触发器的输出并且接收一预定电压；以及

一逆变器，用以接收所述或非门的输出以产生所述掩蔽信号。

12.如权利要求6所述的转移器，其特征在于，所述输入信号是一未过滤的读取指令信号。

13.如权利要求6所述的转移器，其特征在于，所述输入信号是一延迟锁定环域的读取指令信号。

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