CN101401165B - 电子电路、双倍数据率接口和处理器以及双倍数据率传输的方法 - Google Patents

Abstract

本发明涉及双倍数据率接口和方法，所述接口和方法用于处理器和随机存取存储器之间，所述接口和方法包括：包括用于在来自随机存取存储器的数据选通信号中产生延迟的装置，所述延迟线配置用于使得数据选通信号中的延迟等于建立时间和数据总线上升时间之和。所述接口包括：包括延迟锁相环的延迟线，所述延迟锁相环还包括环形振荡器。所述环形振荡器包括缓冲器和微调延迟。

Description

电子电路、双倍数据率接口和处理器以及双倍数据率传输的方法

技术领域

本发明涉及双倍数据率(DDR)同步动态随机存取存储器(SDRAM)，并且具体地涉及接口时序系统，以及这里使用的延迟锁相环。 

背景技术

众所周知，SDRAM使用方波时钟信号来传输数据。类似大多数同步电路，传统SDRAM结构在时钟从低到高转换时执行数据传输，而忽略相反的从高到低转换。另一方面，DDR-SDRAM同时在从低到高和从高到低转换时操作，由此对特定的时钟速率加倍了传输速率，或者在另一方面，将对于给定的数据传输速率需要的时钟速率减半。 

图1a示出了DDR传输中采用的接口的主要元件，而图1b示出了用于这种传输的典型时序图。从处理器向DDR存储器发送时钟信号CLK。DDR存储器利用这个信号产生“读”周期命令。在读周期，DDR存储器产生读数据有效信号DQS，它是与数据信号(DQ)并行移动的双向数据选通(strobe)，使得DDR存储器能够使用DQS作为基准信号以读取和接收相应的DQ。 

典型地，DQS和DQ将具有相同的物理特性，使得在数据从DDRSDRAM向处理器(反之依然)传输期间，在DQS和DQ之间没有歪斜(skew)。 

在从低到高转换，或者在DQS的上升沿时，将DATA0值提供给处理器输入。替代地，当在从高到低转换或在DQS的下降沿时，将DATA1值提供给处理器。如图1b所示，在能够认为“读”传输DQ有效之前，需要有效数据选通前同步信号，而需要数据选通后同步信号以终止这个过程。前同步信号(preamble)相定义了在数据传输发生之前的稳定的逻辑状态，而需要后同步信号(postamble)禁用DQS逻 辑，以避免在完成读操作后接收任何另外的数据。 

于是，处理器必须在有效的DQS之后的一段时间锁存接收到的数据，以便符合内部锁存器的建立(SET-UP)和保持(HOLD)时间限制，而同时也符合与数据线相关的上升和下降时间。 

JEDEC固态技术协会DDR存储器规范指出用于DATA0传送相和DATA1传送相的时序应当相等。脉冲波形的“高”时间(即“符号(mark)”)和“低”时间(即“间隔(space)”)组合以定义符号间隔比(mark space ratio)，对DDR规范，该符号间隔比通常为50:50或1。作为这种值为1的符号间隔比的结果，锁存信号或用于“读”数据锁存的时刻理想地应该出现在DQS的中点，使得取得最长的建立和保持周期。 

延迟锁相环(DLL)布置决定了用于DATA0和DATA1阶段的锁存信号，并且引入了与基准时钟信号固定的90°和270°相延迟的延迟时间。 

即，DLL用于产生一系列四个延迟，它们相加等于基准时钟信号的一个周期。以这种方式，每个延迟是基准时钟信号总周期的四分之一。例如使用频率为250MHz的基准时钟信号意味着4.0ns的总周期和四个延迟中的每个1.0ns的延迟。 

对于位于一个“读”周期中DQS周期的中点处的锁存信号，具有相等的符号间隔比，于是将DQS的正或上升沿延迟它的周期的四分之一，即90°的相，将导致DATA0相的优化时序。类似地，对于DATA1相，将DQS的上升沿延迟它的周期的四分之三，即270°的相将导致DATA1相的优化时序。图2a示出了基于相对于时钟信号的90°和270°的DQS延迟的DDR“读”，而图2b示出了用于90°和270°延迟锁存信号的理想数据-时序图。 

然而，当来自DDR存储器的数据相不表现出50:50的时间关系或符号间隔比时，以上的布置可能会出现问题。这可能内部地出现到DDR存储器，图3a和3b示出了表示这个问题的时序图。根据图3a，锁存信号的时序使用时钟周期的正常部分相对于DQS的上升沿导出。90°的延迟锁存信号发生在DQ信号的区域内，该DQ信号已经上升到它的最大值，使得锁存发生在DATA1相的安全区域。然而，作为符号间隔比不 是1或50:50的结果，270°延迟锁存信号不发生在DQ信号的最大值，使得它违反了用于较短DATA0相的保持时间。 

图3b示出了相反的情况，其中锁存信号出现在用于DATA0相的安全区域内，但是违反了用于更短DATA1相的建立时间。 

在图4a和4b中示出了试图解决这个问题的方法，该方法使用例如通过反相的90°输出的“读”时序。图4a中示出的图改善了符号间隔比大于50％处的建立时序，然而，存在更大的保持时间错误的风险。符号间隔比小于50％的情况没有改善，但是也具有保持时间错误的风险。 

数据通过在锁存器中锁存数据值输入处理器。建立是在用于存储数据的命令到来之前(即，数据选通信号DQS的沿)，需要数据变稳定的时间和命令信号沿之后需要数据变稳定的时间。建立时间的绝对值是需要输入数据的锁存器的响应时间的函数，因此，是专用集成电路技术和锁存器设计的函数。 

以上讨论的时序延迟问题对于高速DDR接口是普遍的，并且有各种来源，比如存储器芯片不符合JEDEC规范，或者通过由其上安装有存储器芯片的印刷电路板引入的时序延迟。而且，应该认识到，时序延迟的问题将随着时钟频率的增长而增长。 

发明目的 

本发明试图提供一种用于处理器和随机存取存储器的DDR接口和方法，该接口和方法具有优于这些已知的系统和方法的益处。 

本发明还试图提供一种具有特定益处的结构，在与这种接口相关的使用中用于控制延迟周期。 

根据本发明的第一个方面，提供一种双倍数据率接口，配置用于在处理器和随机存取存储器之间使用，所述双倍数据率接口包括：延迟线，所述延迟线包括用于在来自随机存取存储器的数据选通信号中产生延迟的装置，所述延迟线配置用于使得所述数据选通信号中的延迟等于建立时间和数据总线上升时间之和。 

结果，本发明的DDR接口避免了在SDRAM和处理器之间的数据传输中的建立和保持违规。具体地，本发明避免了数据或数据使能信 号的符号间隔比不是50:50或1的情况。 

根据本发明的又一方面，提供一种延迟锁相环，配置用于接收时钟基准信号，并且包括微调(Vernier)延迟，所述微调延迟包括由多个可变延迟元件形成的环形振荡器，用于产生环形振荡器信号；第一分频器，用于分频环形振荡器信号；以及第二分频器，用于分频时钟基准信号；以及用于对第一和第二分频器进行编程以改变第一和第二分频器之间的比例的装置，以便决定由所述延迟锁相环提供的所要求的延迟。 

优选地，所述延迟锁相环配置用于实现主延迟线中的延迟分辨，并且所述缓冲器配置用于补偿用于从主延迟线驱动快速时钟沿所要求的额外延迟。 

有益地，在从属延迟线内复制每个延迟元件的时间值。 

更优选地，所述接口DDR的延迟线包括延迟锁相环，并且所述延迟锁相环配置用于由处理器的时钟信号所控制。 

根据本发明的又一方面，提供一种在处理器和随机存取存储器之间双倍数据率传输的方法，由此，延迟线在所述随机存取存储器的数据选通信号中产生延迟，所述方法包括将数据选通信号延迟实质上等于建立时间和数据总线上升时间之和的周期的步骤。 

优选地，所述方法包括在延迟锁相环中产生延迟的步骤，并且还包括通过处理器的时钟信号控制所述延迟锁相环，由此，所述延迟锁相环配置用于在主延迟线中实现延迟分辨。 

仍然优选地，所述延迟锁相环利用环形振荡器，并且所述方法包括通过所述环形振荡器内的缓冲器，补偿用于从延迟线驱动快速时钟沿所要求的额外延迟。 

更优选地，所述双倍数据率时序系统包括用于在处理器和随机存取存储器之间传输数据的数据传输接口。 

根据本发明的另一个方面，提供一种控制延迟锁相环中延迟周期的方法，所述延迟锁相环配置用于接收时钟基准信号，并且包括环形振荡器，所述环形振荡器具有用于产生环形振荡器信号的多个可变延迟元件，所述方法包括以下步骤：以第一值对环形振荡器信号进行分频，以第二值对所述时钟基准信号进行分频，以及改变所述第一和第 二值的比率以便控制由延迟锁相环提供的所述延迟周期。 

附图说明

以下参考附图仅作为示例进一步描述本发明，其中： 

图1示出了根据现有技术的典型DDR接口的框图； 

图2a示出了根据现有技术，基于相对于时钟周期90°和270°DQS延迟的DDR“读”时序的框图； 

图2b示出了根据现有技术，基于相对于时钟周期90°和270°DQS延迟的DDR“读”时序图； 

图3a示出了根据现有技术，基于相对于时钟周期90°和270°数据1(Data1)DQS延迟的DDR“读”时序建立违规。 

图3b示出了根据现有技术，基于相对于时钟周期90°和270°数据1(Data1)DQS延迟的DDR“读”时序建立违规。 

图4a示出了根据现有技术，通过反相90°输出的“读”时序，其中符号间隔比大于50％； 

图4b示出了根据现有技术，通过反相90°输出的“读”时序，其中符号间隔比小于50％； 

图5示出了根据本发明的实施例的DDR“读”时序产生框图； 

图6示出了根据本发明的实施例使用的微调时序延迟产生器；以及 

图7示出了根据本发明的实施例的时序框图。 

具体实施方式

总体来看并参考图5，根据本发明的实施例的DDR-SRAM时序接口50利用了延迟线51，其中由延迟线51引入的延迟时间等于包括用于输入DQ信号的总线上升时间的总建立时间。这通过使用由处理器(未示出)内的时钟信号CLK控制的延迟锁相环52获得，使得时间分辨等于总的建立时间。可以使用从属延迟线54，56以在DQS信号中产生延迟。 

可以利用任何合适的元件，例如，反相器级。典型地，可变延迟元件或延迟锁相环或环形振荡器实现为限制到一系列CMOS反相器的电流供给，其中将所述电流限制到每个单独的延迟线元件64，或联合地限制 到所有元件。可替代地，也可以减小到每个延迟线元件64的供电电压，以获得相同的目的。因此，这导致了每个延迟线元件64输出的有效供电电流/电压低于正常的供电电压，因此，需要电平移位缓冲器69，以确保逻辑信号能够可靠地从延迟线传送到处理器的逻辑。 

图6示出了所采用的提供微调动作60的延迟锁相环，用于向主延迟线引入延迟分辨。微调延迟60包括由所要求的延迟线的可变延迟线元件64形成的环形振荡器62。环形振荡器和从属延迟线66，68优选地都是电压驱动，使得每级具有相同的延迟。尽管在DDR接口系统的内容中描述，应当理解，延迟锁相环不需要这样限制。 

如果使用电流供电，那么来自环形振荡器62的需求将是恒定的，导致在可变延迟线元件上恒定的内部电压。相反地，延迟线中的供电电流将是穿过其中的数据的函数。使用电流供电以控制环形振荡器62，延迟线应该由电压缓冲器驱动，所述电压缓冲器感测环形振荡器上的电压，因此跟踪环形振荡器62中的级延迟。 

由于总的延迟小于用于基准时钟信号DQ的一个完整周期的时间，应当理解，振荡的周期将会更高。然而，通过在环形振荡器中包括缓冲器电平移位，也可以补偿额外的延迟，所述额外的延迟是由于需要用于从延迟线驱动快DQS信号沿的缓冲器。 

主环形振荡器62优选地包括奇数个延迟元件，使得在所述环周围运行的DQS信号的沿总是反相的，并且没有稳定的锁存状态。如果环中的所有元件的总延迟具有D秒的值，环形振荡器的振荡频率将是1/2D Hz，由因为DQS信号的从高到低和从低到高沿必须以限定的周期在环中运行，以开始振荡。 

新的“主”环形振荡器D的振荡周期将是基准时钟周期T的1/4的量级，但是不必是小的整分数。 

如果环形振荡器频率除以N，而且基准时钟频率除以M，环路将锁定在运行在1/D Hz的环形振荡器，使得： 

1/2DN＝1/TM 

于是，延迟周期可以为： 

D＝TM/2N

这是包括基准时钟周期的数字编程分数的延迟的值。 

因此，应当理解，能够采用在本发明的接口内的延迟锁相环的一个特别重要的方面是微调延迟动作获得的方式。如指出的那样，这包括采用包括可变延迟元件的环形振荡器，并且有效地强制它运行在由可编程分频器确定的任意频率，在图6中示意性地示出了它的一个实施例，并且它提供在闭环中。 

强制延迟元件来分辨特定的给定时间延迟，所述延迟可以如上所述通过改变两个分频器的比例N/M，以精确的方式容易地编程。 

然后，通过各个集成部件之间的匹配，在从属延迟线内复制每个延迟元件的时间延迟。 

在所示的图6的实施例中，在环形振荡器中和延迟线内示出了缓冲器，并且如果所述延迟单元由具有可变局部供电电压的反相器实现，所述缓冲器证明是重要的。于是，需要在延迟线中以及在来自环形振荡器的输出中的缓冲器，以驱动分频器N，并且以补偿延迟线/环形振荡器中的内部逻辑电平，所述电平不像正常要求的那样大。 

作为另外的替代，所述延迟线和相关的环形振荡器可以由包括可变延迟单元和缓冲器的子模块形成。在一个特定的例子中，可以配置三个这种子模块，以形成环形振荡器，而可以配置一个、两个或三个这种模块以形成延迟线。 

延迟线的子部分和这种方式的环形振荡器提供较宽的调节范围，并且具有单个模块的有利地简化电路设计。通过在每个子模块中提供缓冲器，容易在需要的比例中实现时间匹配。 

回到图6中所示的特定实施例，对于相0数据，直接取用上升沿作为DQS，而对于相1数据，取用DQS的互补，使得下降沿产生上升锁存信号。 

假设DQS信号的沿是可靠的，并且在定义有效数据周期的开始处，在紧邻数据传输的每个相之前的信号的正沿或负沿是可靠的。而且，发送到处理器的数据总线的建立加上上升时间，即总的上升时间，对于工艺电压温度(PVT)变化的最差情况是已知的，所述工艺电压温度(PVT)变化影响逻辑元件的速度。总的建立时间可以描述为总时间周期的一部分。

如图7中所示，输入数据的采样率现在接近由开环方法得到的最优值。可以通过利用相选择和识别沿时序关系进行进一步的优化，所述相选择基于DQS信号的连续监控，所述识别时序关系通过对由于信号的非周期性质的数据的大长度进行采样而实现。 

本领域技术人员将能够理解，本发明的DDR接口可以包括包含诸如微处理器之类的处理器的时序系统，所述处理器配置用于与同步动态随机存取存储器或其它形式的随机存取存储器共同使用。因此该时序系统控制处理器和随机存取存储器之间的数据传输。系所述统也包括用于数据传输的装置，例如任何合适尺寸(例如4位，8位，64位等等)的数据总线。 

通过这种方法，可以设定数据选通脉冲的时序，使得可以考虑到作为DQS和DQ之间的延迟的结果发生的延迟，并且数据在处理器看到的最大建立和保持时间内锁存，而且，具体地处理器总线输入锁存。结果，本发明使产生避免在SDRAM和处理器之间的数据传输中的建立和保持违规的时序信号成为可能，这个问题在当前的工艺中已经被认识到。具体地，本发明使产生避免其中数据或数据使能信号的符号间隔比不是50:50(即1)的时序信号成为可能。如本领域的技术人员所理解的那样，由此可以建立起用于特定处理器实施和/或PCB的时序的精确特性，以考虑那种实施的内在延迟。

Claims (19)

1.一种用于双倍数据率接口的电子电路，所述双倍数据率接口配置在处理器和随机存取存储器之间，所述电子电路包括：延迟线(51)，所述延迟线包括延迟产生装置，用于在来自随机存取存储器的第一数据选通信号(DQS)中产生第一延迟，以及在来自随机存取存储器的第二数据选通信号(非(DQS))产生第二延迟，其中所述第一和第二数据选通信号彼此互补，所述延迟线配置用于使得所述各个数据选通信号中的各个延迟等于建立时间和数据总线上升时间之和。

2.根据权利要求1所述的电子电路，其中所述延迟线包括延迟锁相环。

3.根据权利要求2所述的电子电路，其中所述延迟锁相环配置用于由所述处理器的时钟信号(CLK)控制。

4.根据权利要求2或3所述的电子电路，其中所述延迟锁相环还包括微调延迟。

5.根据权利要求4所述的电子电路，其中所述延迟锁相环配置用于接收时钟基准信号，并且

所述微调延迟包括由多个可变延迟元件形成的环形振荡器，用于产生环形振荡器信号；第一分频器，用于分频环形振荡器信号；第二分频器，用于分频时钟基准信号；以及用于对第一和第二分频器进行编程以改变它们之间比例的装置，以便决定由所述延迟锁相环提供的所要求的延迟。

6.根据权利要求5所述的电子电路，配置用于使得所述环形振荡器的延迟周期包括所述时钟基准信号的周期的一部分，其中所述部分由所述第一分频器和第二分频器的比例确定。

7.根据权利要求5所述的电子电路，其中还包括从属延迟线，在从属延迟线内复制每个延迟元件的时间值。

8.根据权利要求7所述的电子电路，其中所述振荡器中的延迟线和各个从属延迟线可以包括多组单独的可变延迟元件，使得在振荡器和从属延迟线中实现的延迟具有整数比的时间值关系。

9.根据权利要求7所述的电子电路，其中所述从属延迟线包括缓冲器。

10.根据权利要求5所述的电子电路，包括环形振荡器内的缓冲器(69)。

11.根据权利要求10所述的电子电路，其中所述缓冲器配置用于补偿驱动快速时钟沿所要求的额外延迟。

12.一种双倍数据率接口，设置在处理器和随机存取存储器之间，所述双倍数据率接口包括根据权利要求1-11中任何一项所述的电子电路。

13.一种在处理器和随机存取存储器之间双倍数据率传输的方法，延迟线在来自所述随机存取存储器的第一数据选通信号(DQS)中产生第一延迟以及在来自随机存取存储器的第二数据选通信号(非(DQS))中产生第二延迟，其中所述第一和第二数据选通信号彼此互补，所述方法包括将各个数据选通信号(DQS，非(DQS))单独地延迟等于建立时间和数据总线上升时间之和的周期的步骤。

14.根据权利要求13所述的方法，包括在延迟线的延迟锁相环中产生延迟的步骤。

15.根据权利要求14所述的方法，包括通过处理器的时钟信号控制所述延迟锁相环。

16.根据权利要求14所述的方法，包括控制所述延迟锁相环的延迟周期，所述延迟锁相环配置用于接收时钟基准信号，并且包括环形振荡器，所述环形振荡器具有多个可变延迟元件，用于产生环形振荡器信号，所述方法包括以下步骤：以第一值对所述环形振荡器信号进行分频；以第二值对所述时钟基准信号进行分频；以及改变所述第一和第二值的比例以便控制由延迟锁相环提供的所述延迟周期。

17.根据权利要求16所述的方法，包括以下步骤：在从属延迟线内复制每个延迟元件的时间值。

18.一种处理器，所述处理器包括根据权利要求12所述的双倍数据率接口。

19.根据权利要求18所述的处理器，其中所述双倍数据率接口包括数据总线。

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