CN1941633B - 延迟锁定回路 - Google Patents

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Abstract

如果在获得延迟锁定状态后，在该延迟锁定回路中的延迟区块的输出之间的相位差超过预定量，则重置具有工作周期补偿能力的延迟锁定回路。该延迟锁定回路包括工作周期补偿器，用于接收第一及第二时钟；以及重置控制区块，用于在该延迟锁定回路获得延迟锁定状态后，该第一及第二时钟之间的相位差超过预定量的条件下，重置该延迟锁定回路。

Description

延迟锁定回路
技术领域
本发明系涉及一种用于计算机系统或半导体装置(例如：一存储器装置)中的延迟锁定回路；更特别地涉及一种具有工作周期补偿能力的延迟锁定回路(DLL)。
背景技术
在高速同步半导体存储器装置(例如：双倍数据速率同步动态随机存取存储器(DDR SDRAM))中，以同步于一外部时钟信号方式将数据传送至其它装置(从其它装置输入该数据或将该数据输出至其它装置)。即，该高速同步半导体存储器装置(例如：DDR SDRAM)以不仅同步于外部系统时钟信号的上升沿而且亦同步于它的下降沿的方式执行输入或输出操作。通常，在包括半导体存储器的系统或电路中，使用时钟信号做为参考信号以便调整操作定时以保证稳定数据存取及数据传送而没有任何错误。为了稳定的数据存取及数据传送，应该补偿使用用于数据传送的多个组件而发生的延迟以确切地在时钟信号的边缘或时钟信号的中间处设定数据输出定时。
为了控制该数据输出定时同步于该外部时钟的跃迁定时，该同步半导体存储器装置包括时钟同步电路。该时钟同步电路可以包括锁相回路(PLL)和/或延迟锁定回路(DLL)。通常，在该外部时钟的频率不同于该半导体存储器装置中的内部时钟的频率的情况下，因为该时钟同步电路可调整在该半导体存储器装置中的内部时钟的频率，所以使用该PLL。在该外部时钟的频率相同于该半导体存储器装置中的内部时钟的频率的情况下，通常使用该DLL。
该延迟锁定回路通过补偿在一路径中所发生的时钟偏斜以产生DLL输出时钟，其中该路径具有由一时钟路径及一数据路径所估算出的预定延迟量，而数据或时钟信号在该半导体存储器装置中经过该时钟路径及该数据路径；然后，该DLL输出时钟用于使数据输入/输出同步于外部时钟。对于噪声而言，该DLL具有比在传统装置中所使用PLL好的优点，因此被广泛地使用在该同步存储器装置(包括DDR SDRAM)中。最近，已广泛地使用寄存器控制的DLL。当电源关闭时，该寄存器控制的DLL为延迟锁定状态将之前的延迟量储存在寄存器中，并且当电源打开时，该寄存器控制的DLL为应用到延迟锁定操作而加载所储存的延迟量，以便减少该延迟锁定状态的初始时间。
当该半导体存储器装置操作较快时，可能使输入的外部时钟和内部时钟失真。如果使该输入的外部时钟或该内部时钟失真，则该延迟锁定回路可能产生错误DLL时钟，因此，该半导体存储器装置可能因该错误DLL时钟而不正常地操作。此外，如果没有使该输入外部时钟及该内部时钟失真，则该延迟锁定回路会在用于控制该内部时钟的延迟量的操作中使DLL输出时钟失真。此外，该DLL输出时钟的正确工作比(duty ratio)是该半导体存储器装置的稳定操作的重要因素。
为了最大化在该半导体存储器装置中的输出数据的有效数据窗口，对称地形成在此所使用的内部时钟，即，要求该内部时钟之工作比应该为50∶50.然而，在该半导体存储器装置中，因为输入时钟不是对称的或内部操作使工作比失真，所以该内部时钟可能不具有对称的波形.为了克服有关内部时钟的工作比的失真以设定50∶50之工作比，需要工作周期(duty cycle)补偿(DCC操作)。
图1是执行工作周期补偿的传统延迟锁定回路(DLL)的方框图。
如图所示，该传统延迟锁定回路(DLL)包括时钟缓冲器10、第一和第二延迟区块40及40′、第一和第二相位比较器20及20′、第一和第二延迟复制模型30及30′、工作周期补偿区块以及第一和第二分相器(phase splitter)。这里，该工作周期补偿区块包括DCC混合器50、伪(dummy)DCC混合器60、DCC相位比较器80和混合器控制器70。该DCC混合器50用于混合从该第一和第二延迟区块40及40′所输出之两个时钟。该伪DCC混合器60可以相同于该DCC混合器50。
该时钟缓冲器10接收外部时钟信号CLK及外部时钟互补(bar)信号CLKB以产生第一及第二内部时钟Clkin1及Clkin2以及参考时钟Ref_clk。
该第一及第二延迟比较器20和20′识别该延迟锁定回路的输入/输出时钟间的相位差。详细说，该第一及第二延迟比较器20及20′分别比较时钟缓冲器10所输出的参考时钟Ref_clk的相位与该第一和第二延迟复制模型30和30′所输出的第一及第二反馈时钟fb及fb2的相位，由此根据该比较结果控制该第一及第二延迟区块40及40′。
该第一和第二延迟区块40和40′分别依据该第一和第二延迟比较器20和20′的输出来控制该第一和第二内部时钟Clkin1和Clkin2的延迟量以产生第一和第二延迟调整信号Rising_CLK和Falling_CLK。
该第一和第二延迟复制模型30及30′将该工作周期补偿区块的输出延迟预定量，其中该预定量由该半导体存储器装置中数据或该时钟信号所经过的时钟路径及数据路径来估算。即，该第一和第二延迟复制模型30和30′分别包括位于时钟信号路径中的复制延迟组件：一个是从输入脚(pin)(即，在该芯片的内部)至该延迟区块30，而另一个是从该延迟区块30至输出脚。
该DCC混合器50用于混合该第一延迟区块40所输出的第一延迟调整信号Rising_CLK及该第二延迟区块40′所输出的第二延迟调整信号Falling_CLK，以便控制工作比，由此设定50∶50工作比。
相似于该DCC混合器50，该伪DCC混合器60(包括相同于该DCC混合器50的组件)接收该第一延迟区块40所输出的第一延迟调整信号Rising_CLK及该第二延迟区块40′所输出的第二延迟调整信号Falling_CLK，由此设定50∶50工作比。
该混合器控制器70用于响应于该DCC相位比较器80的输出来控制该DCC混合器50及该伪DCC混合器60。
该DCC相位比较器80比较该第一延迟区块40所输出的第一延迟调整信号Rising_CLK与该第二延迟区块40′所输出的第二延迟调整信号Falling_CLK，并且确定该第一及第二延迟调整信号Rising_CLK及Falling_CLK的权重。在此，术语″权重″表示用于根据该DCC相位比较器80的比较结果来增加在该DCC混合器50或该伪DCC混合器60中所包括的反相器的大小的数值，其中该反相器耦合到该第一及第二延迟调整信号Rising_CLK及Falling_CLK之间的具有超前于另一信号的相位的信号。
该第一及第二分相器接收该工作周期补偿区块的输出，并且将DLL时钟(例如：rclkdll及fclkdll)输出至外部电路。
以下，描述用于执行工作周期补偿的传统延迟锁定回路(DLL)的操作。
该时钟缓冲器10接收该外部时钟信号CLK及该外部时钟互补信号CLKB以产生该第一及第二内部时钟Clkin1及Clkin2。将该第一及第二内部时钟Clkin1及Clkin2输入至该第一及第二延迟区块40及40′。将从该第一及第二延迟区块40及40′所输出的第一及第二延迟调整信号Rising_CLK及Falling_CLK输入至该工作周期补偿区块；补偿该第一及第二延迟调整信号Rising_CLK及Falling_CLK的工作周期。之后，通过该第一及第二延迟复制模型30及30′反馈该工作周期补偿区块的输出以输出作为该第一及第二反馈时钟fb及fb2。如果该第一及第二反馈时钟fb及fb2的上升沿对应于该参考时钟Ref_clk之上升沿，则该延迟锁定回路获得延迟锁定状态。
虽然相同时钟可输入至该第一及第二延迟区块40及40′，即，该第一及第二内部时钟Clkin1及Clkin2具有相同相位，但是该第二延迟区块40′产生该输入信号的反相信号，以便该第一及第二延迟调整信号Rising_CLK及Falling_CLK具有相反相位，即，该第一及第二延迟调整信号Rising_CLK及Falling_CLK的工作比彼此相反。参考图1，在该第二延迟区块40′中具有反相器以反相该第二延迟调整信号Falling_CLK的工作比。例如：如果该第一延迟区块40在末端包括两个反相器，则该第二延迟区块40′在末端包括三个反相器。
在初始操作中，该DCC混合器50使该第一延迟调整信号Rising_CLK旁路，以便使用该参考时钟Ref_clk来配置该第一反馈时钟fb。同样地，该伪DCC混合器60使该第二延迟调整信号Falling_CLK旁路，以便该第二反馈时钟fb2具有相同于该第一反馈时钟fb的延迟；使该伪DCC混合器60的输出通过该第二延迟复制模型30′。之后，如果使用该参考时钟Ref_clk来配置第二反馈信号fb2，则达成该延迟锁定状态。
图2是描述图1所示的DCC混合器的示意电路图。
如图所示，该DCC混合器响应于混合控制信号mix及权重选择信号weight_sel来接收该第一及第二延迟调整信号Rising_CLK及Fallinh_CLK以混合它们的相位。此外，为了减少功率消耗，该DCC混合器由使能信号clkbuf_enb及DCC_enb所控制。此外，电源信号VSSDL及VDDL用于调整在内部节点′a′与该第一及第二延迟调整信号Rising_CLK及Falling_CLK之间的反相器的大小。
该DCC混合器是本领域技术人员公知的；因此，在此将省略该DCC混合器的结构及操作的详细说明。
图3是演示图1所示的传统延迟锁定回路(DLL)的操作的定时图。
如图所示，在该延迟锁定回路在该第一及第二内部时钟Clkin1及Clkin2的两个回路中获得该延迟锁定状态后，该第一延迟调整信号Rising_CLK之上升沿对应于该第二延迟调整信号Falling_CLK之上升沿。然而，该第一及第二延迟调整信号Rising_CLK及Falling_CLK的工作比彼此相反。
之后，该DCC混合器50对该第一及第二延迟调整信号Rising_CLK及Falling_CLK执行相位混合操作，结果，该延迟锁定回路可获得具有精确50∶50工作比的工作补偿时钟mix_out。根据该工作补偿时钟，该第一分相器产生该上升及下降DLL时钟rclkdll及fclkdll至外部电路。
如上所述，在该延迟锁定回路中的两个回路上，独立地执行该延迟锁定操作；因此，该第一内部时钟Clkin1通过一个回路的延迟量不同于该第二内部时钟Clkin2通过另一回路的延迟量.例如：如果具有50％(50∶50)工作比的第一内部时钟Clkin1被锁定而没有通过在一个回路中的任何延迟组件，则该第二内部时钟Clkin2为了延迟锁定(即，对应于该第一及第二延迟调整信号Rising_CLK及Falling_CLK的上升沿)应该通过具有1/2tCK延迟时间(1Tck表示该外部时钟的一个周期)的延迟组件.
假设电源电压VDD的电平下降。即使该第一及第二延迟调整信号Rising_CLK及Falling_CLK通过相同延迟组件，在低电源电压下的延迟量大于在高电源电压下的延迟量。因此，在该低电源电压下，该第一及第二延迟调整信号Rising_CLK及Falling_CLK间的相位差变得较大。
图4是描述根据电源电压的减少在该第一及第二延迟调整信号之间的相位差的模拟波形，以及图5是描述根据该电源电压的变化该第一及第二延迟调整信号的失真的波形。
参考图5和图6，根据该电源电压的增加或减少，在该第一及第二延迟调整信号Rising_CLK及Falling_CLK的上升沿之间具有定时差。如果在该延迟锁定状态后改变该电源电压，则在该第一及第二延迟调整信号Rising_CLK及Falling_CLK之间具有相位差td。在这种情况下，因为根据记第一及第二反馈信号fb及fb2操作该第一及第二延迟区块40及40′，所以无法移除该相位差td。
图6是描述响应于图1所示的该第一及第二延迟调整信号Rising_CLK及Falling_CLK之间的相位差td，从DCC混合器50的输出的失真的模拟波形。
参考图6，如果该第一及第二延迟调整信号Rising_CLK及Falling_CLK之间的相位差td为1/2tCK，则不再切换该上升及下降DLL时钟rclkdll及fclkdll。因此，如果当在该延迟锁定状态后改变该电源电压时，该第一及第二延迟调整信号Rising_CLK及Falling_CLK之间的相位差td是在预定量以上，则该工作周期补偿区块无法适当地操作。
发明内容
本发明的目的在于提供一种具有工作周期补偿能力，以及如果在获得延迟锁定状态后，在该延迟锁定回路中的延迟区块的输出之间的相位差超过预定量，则重置该延迟锁回路的延迟锁定回路。
根据本发明的一方面，提供一种延迟锁定回路装置，该延迟锁定回路装置包括延迟锁定回路，该延迟锁定回路包括用于接收第一及第二时钟的工作周期补偿器；和重置控制区块，用于在该延迟锁定回路获得延迟锁定状态后该第一及第二时钟之间的相位差超过预定量的条件下，重置该延迟锁定回路。
根据本发明的另一方面，提供一种半导体存储器装置，该半导体存储器装置包括延迟锁定回路，用于延迟外部时钟，调整延迟时钟的工作周期比，以及产生DLL输出时钟，由此响应于读取命令使数据输出的定时同步于该外部时钟；和重置控制区块，用于比较延迟时钟的相位以重置该延迟锁定回路。
附图说明
关于通过结合附图提供的特定实施例的描述，将更好地了解本发明地上述及其它目的以及特征，其中：
图1是执行工作周期补偿的传统延迟锁定回路(DLL)的方框图；
图2是图1所示的DCC混合器的示意电路图；
图3是演示图1所示的传统延迟锁定回路(DLL)的操作的定时图；
图4是描述根据电源电压的减少在该第一及第二延迟调整信号之间的相位差的模拟波形；
图5是描述根据该电源电压的变化的该第一及第二延迟调整信号的失真的波形；
图6是描述响应于图1所示的第一及第二延迟调整信号之间的相位差，该DCC混合器的输出的失真的模拟波形；
图7是根据本发明实施例的包括重置控制器的延迟锁定回路的方框图；
图8是图7所示的重置控制器的方框图；
图9是图8所示的相位差检测器的方框图；
图10是图8所示的重置信号产生器的示意电路图；和
图11是图8所示的重置脉冲产生器的示意电路图。
具体实施方式
以下，将参考附图来详细描述根据本发明的特定实施例的用于半导体存储器装置中的延迟锁定回路。
图7是根据本发明实施例的包括重置控制器200的延迟锁定回路的方框图。
如图所示，该延迟锁定回路包括时钟缓冲器100、第一及第二延迟区块120及120′、第一及第二相位比较器110及110′、第一及第二延迟复制模型130及130′、重置控制器200、工作周期补偿区块以及第一及第二分相器。该工作周期补偿区块包括DCC混合器140、伪DCC混合器150、DCC相位比较器170及混合器控制器160。该DCC混合器150用于混合该第一及第二延迟区块120及120′所输出的两个时钟。
该重置控制器200接收该第一及第二延迟调整信号Rising_CLK及Falling_CLK，并且如果在该延迟锁定回路获得延迟锁定状态后，该第一及第二延迟调整信号Rising_CLK及Falling_CLK之间的相位差超过预定量，则该重置控制器200重置该延迟锁回路中的第一及第二延迟区块120及120′。这里，该预定量大于该延迟锁定回路的运算抖动。术语″运算抖动″表示在用于获得预定目的的每一逻辑区块的预定运算中所发生之不可避免的抖动。
除该重置控制器200之外，在该延迟锁定回路中所包括的其它组件类似于图1所示的传统延迟锁定回路的组件。该时钟缓冲器100缓冲外部时钟CLK及CLKB以产生第一及第二内部时钟Clkin1及Clkin2及参考时钟Ref_clk。该第一延迟区块120用于将该第一内部时钟Clkin1延迟受控的延迟量以产生该第一延迟调整信号Rising_CLK。同样地，该第二延迟区块120′接收并将该第二内部时钟Clkin2延迟受控的延迟量以产生该第二延迟调整信号Falling_CLK。
该DCC混合器140用于混合该第一及第二延迟调整信号Rising_CLK及Falling_CLK的相位.同样地，该伪DCC混合器150用于混合该第一及第二延迟调整信号Rising_CLK及Falling_CLK的相位.将该DCC混合器140的输出输入至该第一延迟复制模型130，以及将该伪DCC混合器150的输出输入至该第二延迟复制模型130′.
该DCC相位比较器170比较该第一及第二延迟调整信号Rising_CLK及Falling_CLK的相位以将比较结果输出至该混合器控制器160，以便控制该DCC混合器140及该伪DCC混合器150。该混合器控制器160根据该DCC相位比较器170的比较结果控制该DCC混合器140及该伪DCC混合器150。
该第一及第二延迟复制模型130及130′将该工作周期比较区块的输出延迟预定量，该预定量由在该半导体存储器装置中数据或该时钟信号所通过的时钟路径或数据路径来估算。
该第一延迟复制模型130反馈该DCC混合器140的输出以产生第一反馈时钟fb。该第一相位比较器110比较该第一反馈时钟fb的相位与该参考时钟Ref_clk的相位以控制该第一延迟区块120。
同样地，该第二延迟复制模型130′反馈该伪DCC混合器150的输出以产生第二反馈时钟fb2，以及该第二相位比较器110′比较该第二反馈时钟fb2的相位与该参考时钟Ref_clk的相位以控制该第二延迟区块120′。
图8是图7所示的重置控制器200的方框图。
如图所示，该重置控制器200包括相位差检测器210、重置信号产生区块220及重置脉冲产生区块230。
该相位差检测器210检测该第一及第二延迟调整信号Rising_CLK及Falling_CLK之间的相位差以产生第一及第二相位检测信号coarse_dcc及coarse_reverse。该重置信号产生器220响应于该工作周期补偿区块的使能信号DCC_enb及该相位差检测器210的输出(即，该第一及第二相位检测信号coarse_dcc及coarse_reverse)来产生重置信号dll_reset。该重置脉冲产生器230根据该重置信号dll_reset产生重置脉冲信号dll_reset_pulse。
图9是图8所示的相位差检测器210的方框图。
如图所示，该相位差检测器210包括第一延迟区块212，用于将该第二延迟调整信号Falling_CLK延迟预定量，该预定量大于该延迟锁定回路之运算抖动；第二延迟区块214，用于将该第一延迟调整信号Rising_CLK延迟该预定量；第一相位检测器216，用于响应于该第一延迟调整信号Rising_CLK及该第一延迟区块212的输出(即，Falling_CLK_D)来产生第一相位检测信号coarse_dcc；和第二相位检测器218，用于响应于该第二延迟调整信号Falling_CLK及该第二延迟区块214的输出(即，Rising_CLK_D)来产生第二相位检测信号coarse_reverse。
如上所述，该第一及第二延迟区块212及214分别具有大于固有抖动(即，该延迟锁定回路之运算抖动)的预定延迟量，其原因在于该固有抖动会使该第一及第二延迟调整信号Rising_CLK及Falling_CLK不能校准。
该第一相位检测器216是用于在该第一延迟调整信号Rising_CLK的上升沿的定时上采样该第一延迟区块212的、将该第二延迟调整信号Falling_CLK延迟预定量而形成的输出(即，Falling_CLK_D)的状态的电路.类似于该第一相位检测器216，该第二相位检测器218是用于在该第二延迟调整信号Falling_CLK的上升沿的定时上采样该第二延迟区块214的、将该第一延迟调整信号Rising_CLK延迟预定量而形成的输出(亦即，Rising_CLK_D)的状态的电路.
下面描述该相位差检测器210之操作。
如果该第一延迟调整信号Rising_CLK领先该第二延迟调整信号Falling_CLK，则该第一相位检测器216产生具有逻辑低电平的第一相位检测信号coarse_dcc。在此时，在该第二延迟调整信号Falling_CLK的上升沿处，采样该第一延迟调整信号Rising_CLK来作为逻辑高电平。该第二延迟区块214将该第一延迟调整信号Rising_CLK延迟预定量。如果该第一延迟区块212的输出(即，Falling_CLK_D)保持逻辑高电平，则该第一及第二延迟调整信号Rising_CLK及Falling_CLK之间的相位差大于预定量。因此，该第一相位检测器216产生具有逻辑低电平的第一相位检测信号coarse_dcc。
否则，如果该第二延迟调整信号Falling_CLK的相位领先该第一延迟调整信号Rising_CLK的相位，则该第二相位检测器218产生具有逻辑低电平的第二相位检测信号coarse_reverse。在此时，在该第一延迟调整信号Rising_CLK的上升沿处，采样该第二延迟调整信号Falling_CLK作为逻辑高电平。该第一延迟区块212将该第二延迟调整信号Falling_CLK延迟预定量。如果该第二延迟区块214的输出(即，Rising_CLK_D)保持逻辑高电平，则该第一及第二延迟调整信号Rising_CLK及Falling_CLK之间的相位差大于预定量。因此，该第二相位检测器218产生具有逻辑低电平的第二相位检测信号coarse_reverse。
即，如果从该第一及第二相位检测器216及218所输出的第一及第二相位检测信号coarse_dcc及coarse_reverse之一从逻辑高电平跃迁至逻辑低电平，则会重置该延迟锁定回路。
图10是描述图8所示的重置信号产生器220的示意电路图。
如图所示，该重置信号产生器220包括检测输入区块222，用于对该相位差检测器210的输出(即，该第一及第二相位检测信号coarse_dcc及coarse_reverse)执行预定逻辑运算；切换区块224，用于响应于该检测输入区块222的输出来传送用于该工作周期补偿区块的使能信号DCC_enb；和锁存区块226，用于锁存该切换区块224的输出以产生该重置信号dll_reset。
该检测输入区块222包括第一反相器IV1，用于反相该第一相位检测器216的输出(亦即，该第一相位检测信号coarse_dcc)；第二反相器IV2，用于反相该第二相位检测器218的输出(即，该第二相位检测信号coarse_reverse)；和逻辑NAND门ND1，用于对该第一及第二反相器IV1及IV2的输出执行的逻辑NAND运算。
该切换区块224包括第三反相器IV3，用于反相用于该工作周期补偿区块的使能信号DCC_enb；PMOS晶体管MP，用于响应于该第三反相器IV3的输出来供应电源电压Vdd；第一NMOS晶体管MN1，用于响应于该第三反相器IV3的输出来供应一接地电压；以及第二NMOS晶体管MN2，用于响应于该检测输入区块222的输出来传送该第一NMOS晶体管MN1的输出。将作为该切换区块224之输出的、在该PMOS晶体管MP与该第二NMOS晶体管MN2之间供应的预定电压输出至该锁存区块226中。
该锁存区块226包括反相器锁存电路LT，用于锁存该切换区块224的输出；以及第四反相器IV4，用于反相该反相器锁存电路LT的输出以产生该重置信号dll_reset。
下面将描述上述重置信号产生器220的操作。
如果获得该延迟锁定状态，则用于该工作周期补偿区块的使能信号从逻辑高电平跃迁至逻辑低电平。然而，如果该第一及第二相位检测器216及218所输出的第一及第二相位检测信号coarse_dcc及coarse_reverse之一从逻辑高电平跃迁至逻辑低电平，则因为使该第一及第二相位检测信号coarse_dcc及coarse_reverse分别通过该第一及第二反相器IV1及IV2，并且由该逻辑NAND门ND1的逻辑NAND运算组合该第一及第二相位检测信号coarse_dcc及coarse_reverse的反相信号，所以该检测输入区块222的输出变成逻辑高电平。结果，该重置信号dll_reset从逻辑高电平跃迁至逻辑低电平。
图11是描述图8所示的重置脉冲产生器230的示意电路图。
如图所示，该重置脉冲产生器230包括第一反相组IV5，该第一反相组IV5包含奇数个串联反相器；以及逻辑NOR门NR1，用于接收该重置信号dll_reset及该第一反相组IV5的输出以形成该重置脉冲信号dll_reset_pulse。
如上所述，参考图7至11，当在延迟锁定状态后该第一及第二延迟调整信号Rising_CLK及Falling_CLK之间具有相位差时，该重置控制器200可重置该延迟锁定回路，以及该延迟锁定回路可在数个周期内再次获得该延迟锁定状态。
在获得延迟锁定状态之后，如果在该延迟锁定回路中的延迟区块的输出之间的相位差大于预定量，则具有工作周期补偿能力的本发明重置该延迟锁定回路以再次执行用于延迟锁定状态的操作。
本申请案包含关于分别在2005年9月29日及2006年5月31日向韩国专利局提出的韩国专利申请No.KR 10-2005-0091681及KR 10-2006-0049120的主题，在此以参考方式并入上述专利申请案的整个内容。
虽然已关于某些特定实施例描述了本发明，但是本领域技术人员将理解在不脱离所附权利要求限定的本发明的宗旨及范围内可以进行各种变化及修改。

Claims (20)

1.一种延迟锁定回路装置，包括：
延迟锁定回路，该延迟锁定回路包括用于接收第一及第二时钟的工作周期补偿器；和
重置控制装置，用于在该延迟锁定回路获得延迟锁定状态后该第一及第二时钟之间的相位差大于预定量的条件下，重置该延迟锁定回路。
2.如权利要求1所述的延迟锁定回路装置，其中该重置控制装置包括：
相位差检测区块，用于检测该第一与第二时钟间的相位差；
重置信号产生区块，用于响应于该工作周期补偿器的使能信号及该相位差检测区块的输出来产生重置信号；和
重置脉冲产生区块，用于根据该重置信号产生重置脉冲信号。
3.如权利要求2所述的延迟锁定回路装置，其中该预定量大于该延迟锁定回路的运算抖动。
4.如权利要求2所述的延迟锁定回路装置，其中该相位差检测区块包括：
第一延迟区块，用于将该第二时钟延迟预定量，该预定量大于该延迟锁定回路的运算抖动；
第二延迟区块，用于将该第一时钟延迟预定量；
第一相位检测器，用于响应于该第一时钟及该第一延迟区块的输出来产生第一相位检测信号；以及
第二相位检测器，用于响应于该第二时钟及该第二延迟区块的输出来产生第二相位检测信号。
5.如权利要求4所述的延迟锁定回路装置，其中该重置信号产生区块包括：
检测输入区块，用于对该相位差检测区块的输出执行预定逻辑运算；
切换区块，用于响应于该检测输入区块的输出来传送用于该工作周期补偿器的使能信号；和
锁存区块，用于锁存该切换区块的输出以产生该重置信号。
6.如权利要求5所述的延迟锁定回路装置，其中该检测输入区块包括：
第一反相器，用于反相该第一相位检测器的输出；
第二反相器，用于反相该第二相位检测器的输出；和
逻辑NAND门，用于对该第一及第二反相器的输出执行逻辑NAND运算。
7.如权利要求5所述的延迟锁定回路装置，其中该切换区块包括：
第三反相器，用于对用于该工作周期补偿器的使能信号进行反相；
PMOS晶体管，用于响应于该第三反相器的输出来供应电源电压；
第一NMOS晶体管，用于响应于该第三反相器的输出来供应接地电压；和
第二NMOS晶体管，用于响应于该检测输入区块的输出来传送该第一NMOS晶体管的输出，
其中输出在该PMOS晶体管与该第二NMOS晶体管之间供应的预定电压以作为该切换区块的输出。
8.如权利要求5所述的延迟锁定回路装置，其中该锁存区块包括：
反相器锁存电路，用于锁存该切换区块的输出；和
第四反相器，用于反相该反相器锁存电路的输出以产生该重置信号。
9.如权利要求4所述的延迟锁定回路装置，其中该重置脉冲产生区块包括：
第一反相组，包含奇数个串联的反相器；和
逻辑NOR门，用于接收该重置信号及该第一反相组的输出以形成该重置脉冲信号。
10.如权利要求1所述的延迟锁定回路装置，其中该延迟锁定回路包括：
第一延迟区块，用于产生该第一时钟；和
第二延迟区块，用于产生该第二时钟，
其中该重置控制装置控制该第一及第二延迟区块，由此重置该延迟锁定回路。
11.如权利要求2所述的延迟锁定回路装置，其中该延迟锁定回路包括：
第一延迟区块，用于产生该第一时钟；和
第二延迟区块，用于产生该第二时钟，
其中该重置脉冲信号重置该第一及第二延迟区块。
12.如权利要求1所述的延迟锁定回路装置，其中该延迟锁定回路包括：
时钟缓冲器，用于缓冲外部时钟以产生第一及第二内部时钟及参考时钟；
第一延迟区块，用于将该第一内部时钟延迟受控的延迟量以产生该第一时钟；
第二延迟区块，用于将该第二内部时钟延迟受控的延迟量以产生该第二时钟；
DCC混合器，用于混合该第一及第二时钟的相位；
伪DCC混合器，用于混合该第一及第二时钟的相位；
DCC相位比较器，用于比较该第一及第二时钟的相位；
混合器控制器，用于根据该DCC相位比较器的比较结果来控制该DCC混合器及该伪DCC混合器；
第一延迟复制模型，用于反馈该DCC混合器的输出以产生第一反馈时钟；
第一相位比较器，用于比较该第一反馈时钟的相位与该参考时钟的相位以控制该第一延迟区块；
第二延迟复制模型，用于反馈该伪DCC混合器的输出以产生第二反馈时钟；和
第二相位比较器，用于比较该第二反馈时钟的相位与该参考时钟的相位以控制该第二延迟区块。
13.一种半导体存储器装置，包括：
延迟锁定回路，用于延迟外部时钟，调整延迟时钟的工作周期比，以及产生DLL输出时钟，由此响应于读取命令使数据输出的定时同步于该外部时钟；和
重置控制装置，用于比较延迟时钟的相位以在延迟锁定状态后重置该延迟锁定回路。
14.如权利要求13所述的半导体存储器装置，其中该重置控制装置包括：
相位差检测区块，用于检测延迟时钟之间的相位差；
重置信号产生区块，用于响应于工作周期补偿区块的使能信号及该相位差检测区块的输出来产生重置信号；和
重置脉冲产生区块，用于根据该重置信号产生重置脉冲信号。
15.如权利要求14所述的半导体存储器装置，其中该预定量大于该延迟锁定回路的运算抖动。
16.如权利要求14所述的半导体存储器装置，其中该相位差检测区块包括：
第一延迟区块，用于将该第二时钟延迟预定量，该预定量大于该延迟锁定回路之运算抖动；
第二延迟区块，用于该第一时钟延迟预定量；
第一相位检测器，用于响应于该第一时钟及该第一延迟区块的输出来产生第一相位检测信号；和
第二相位检测器，用于响应于该第二时钟及该第二延迟区块的输出产生第二相位检测信号。
17.如权利要求14所述的半导体存储器装置，其中该重置信号产生区块包括：
检测输入区块，用于对该相位差检测区块的输出执行预定逻辑运算；
切换区块，用于响应于该检测输入区块的输出来传送该工作周期补偿器的使能信号；以及
锁存区块，用于锁存该切换区块的输出以产生该重置信号。
18.如权利要求13所述的半导体存储器装置，其中延迟锁定回路包括：
延迟锁定区块，用于控制该外部时钟的延迟量以产生该等延迟时钟；和
工作周期补偿区块，用于调整延迟时钟的工作周期比。
19.如权利要求18所述的半导体存储器装置，其中工作周期补偿区块包括：
DCC混合器，用于混合该第一及第二时钟的相位；
伪DCC混合器，用于混合该第一及第二时钟的相位；
DCC相位比较器，用于比较该第一及第二时钟的相位；以及
混合器控制器，用于根据该DCC相位比较器的比较结果来控制该DCC混合器及该伪DCC混合器。
20.如权利要求18所述的半导体存储器装置，其中该延迟锁定区块包括：
时钟缓冲器，用于缓冲外部时钟以产生第一及第二内部时钟及参考时钟；
第一延迟区块，用于将该第一内部时钟延迟受控的延迟量以产生该第一时钟；
第二延迟区块，用于将该第二内部时钟延迟受控的延迟量以产生该第二时钟；
第一延迟复制模型，用于反馈该工作周期补偿区块的输出以产生第一反馈时钟；
第一相位比较器，用于比较该第一反馈时钟的相位与该参考时钟的相位以控制该第一延迟区块；
第二延迟复制模型，用于反馈该工作周期补偿区块的输出以产生第二反馈时钟；和
第二相位比较器，用于比较该第二反馈时钟的相位与该参考时钟的相位以控制该第二延迟区块。
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