KR100968415B1 - 플립 플롭 및 이를 이용한 듀티 비 보정 회로 - Google Patents

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Abstract

본 발명은 기준클럭신호와 리셋신호를 입력받기 위한 제1 스테이지와, 상기 기준클럭신호에 응답하여 자신의 출력노드를 제1 레벨로 천이시키고 상기 리셋신호에 대응하는 상기 제1 스테이지의 출력신호에 응답하여 상기 출력노드를 프리차징시켜 제2 레벨로 천이시키기 위한 제2 스테이지를 구비하는 플립 플롭을 제공한다.
플립 플롭, 듀티 비, DCC

Description

플립 플롭 및 이를 이용한 듀티 비 보정 회로{FLIP FLOP CIRCUIT AND DUTY RATE CORRECTION CIRCUIT USING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 입력되는 클럭신호에 동기화되는 출력신호를 생성할 수 있는 플립 플롭(flip flop circuit)과, 이를 이용하여 입력되는 클럭신호의 듀티 비를 50:50 으로 보정해 줄 수 있는 듀티 비 보정 회로(duty rate correction circuit)에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 대용량화, 고속화, 소형화, 및 저전력화를 위한 방향으로 발전하고 있다. 이 중 고속화를 달성하기 위한 일환으로 외부 클럭신호의 주파수를 높여 주고 있으며, 반도체 장치는 이러한 외부 클럭신호에 대응하는 내부 클럭신호를 생성하여 고속으로 동작하고 있다. 하지만, 외부 클럭신호의 주파수를 높여주는 데에는 한계가 있으며, 이를 극복하기 위하여 요즈음에는 클럭의 활용도를 높이는 방식이 이용되고 있다. 이 중 하나가 DDR(Double Data Rate) 방식이다.
이전에 사용하던 SDR(Single Data Rate) 방식은 하나의 클럭을 기준으로 클럭신호의 라이징 에지(rising edge)에 응답하여 하나의 데이터가 출력된다면, DDR 방식은 하나의 클럭을 기준으로 클럭신호의 라이징 에지와 폴링 에지(falling edge)에 각각 하나씩의 데이터 즉, 두 개의 데이터가 출력되는 방식이다. 때문에, DDR 방식은 SDR 방식에 비하여 동일한 외부 클럭신호를 입력받더라도 2 배의 데이터 처리가 가능하다.
이렇게, DDR 방식은 클럭신호의 라이징 에지와 폴링 에지에 데이터를 출력하다 보니 클럭신호의 듀티 비를 50:50 으로 보장해 주어야하는 필요성이 생겼다. 왜냐하면, 클럭신호에 지터(jitter) 성분 및 다른 이유로 듀티 비가 50:50 에서 많이 벗어나게 되면, 반도체 장치는 데이터를 출력하고자 하는데 타이밍이 틀어져 안정적인 데이터 출력 동작을 보장받을 수 없기 때문이다. 그래서, 반도체 장치 내부에는 이를 막기 위한 듀티 비 보정 회로가 구비된다.
도 1 은 기존의 듀티 비 보정 회로를 설명하기 위한 회로도이다.
도 1 을 참조하면, 듀티 비 보정 회로는 제1 가중치 반영부(110)와, 제2 가중치 반영부(130), 및 클럭 출력부(150)를 구비한다.
제1 가중치 반영부(110)는 라이징 클럭신호(RCLK)에 가중치를 반영하여 출력하기 위한 것으로, 제1 내지 제4 가중치 제어신호(CTR0, /CTR0, CTR1, /CTR1, CTR2, /CTR2, CTR2, /CTR2)에 응답하여 활성화되는 다수의 인버터를 구비한다.
제2 가중치 반영부(130)는 폴링 클럭신호(FCLK)에 가중치를 반영하여 출력하기 위한 것으로, 제1 내지 제4 가중치 제어신호(CTR0, /CTR0, CTR1, /CTR1, CTR2, /CTR2, CTR2, /CTR2)에 응답하여 활성화되는 다수의 인버터를 구비한다.
클럭 출력부(150)는 공통 노드(SUM)에서 생성되는 출력신호를 입력받아 내부 클럭신호(CLK_INN)로서 출력한다.
이하, 기존 듀티 비 보정 회로의 간단한 동작을 살펴보기로 한다.
우선, 제1 및 제2 가중치 반영부(110, 130)를 구성하는 다수의 인버터는 각각 대응되는 인버터가 서로 반대 동작을 수행한다. 다시 말하면, 만약 제1 가중치 반영부(110) 내에 3 개의 인버터가 활성화된다면 제2 가중치 반영부(130) 내에 1 개의 인버터가 활성화되고, 만약 제1 가중치 반영부(110) 내에 1 개의 인버터가 활성화된다면 제2 가중치 반영부(130) 내에 3 개의 인버터가 활성화된다.
때문에, 제1 가중치 반영부(110)는 라이징 클럭신호(RCLK)에 해당하는 가중치를 반영하여 공통 노드(SUM)로 출력하고, 제2 가중치 반영부(130)는 폴링 클럭신호(FCLK)에 해당하는 가중치를 반영하여 공통 노드(SUM)로 출력한다. 이어서, 이렇게 가중치가 반영된 제1 및 제2 가중치 반영부(110, 130)의 출력신호는 공통 노드(SUM)에서 충돌(fighting)되고, 이로 인하여 듀티 비가 보정된 내부 클럭신호(CLK_INN)를 생성한다.
이상에서 살펴본 바와 같이, 기존 듀티 비 보정 회로의 구성은 다수의 인버터를 구비하여 듀티 비를 보정한다. 여기서, 다수의 인버터는 비교적 큰 사이즈(size)를 차지하는 회로이며 비교적 많은 전류 양의 전류 소모가 발생한다. 이는 요즈음 반도체 장치가 저전력화, 소형화로 발전하는 측면에 반하는 요인이라 할 수 있다. 또한, 기존듀티 비 보정 회로는 PVT(Process, Voltage, Temperature) 에 따라 아래와 같은 문제점을 가지고 있다.
도 2 는 도 1 의 듀티 비 보정 회로와 관련된 각 신호들의 파형을 설명하기 위한 파형도이다. 여기서, 라이징 클럭신호(RCLK)와 폴링 클럭신호(FCLK)는 일반적으로 PVT 에 따라 왜곡되어 도 2 와 같은 파형을 가질 수 있다. 즉, 라이징 클럭신호(RCLK)의 논리'하이(high)' 구간이 폴링 클럭신호(FCLK)의 논리'하이' 구간에 비하여 매우 짧게 생성될 수 있다.
일반적으로, 라이징 클럭신호(RCLK)에 가중치를 반영하는 것과 폴링 클럭신호(FCLK)에 가중치를 반영하는 것은 매우 정확한 제어가 필요하다. 만약, 가중치 제어가 정확하게 이루어지지 않는 경우 도 2 와 같이 공통 노드(SUM)에 계단 형태의 파형이 발생할 수 있다. 이 경우 최종적으로 출력되는 내부 클럭신호(CLK_INN)는 최초 라이징 클럭신호(RCLK)와 폴링 클럭신호(FCLK)에 비하여 조금 듀티 비가 보정될 뿐, 원하는 50:50 의 듀티 비를 보장해 줄 수 없다.
한편, 가중치 제어는 웨이퍼 공정(wafer fab-out) 이후 마스크 수정(mask revision)을 통해 이루어지며, 이러한 마스크 수정에는 많은 비용이 발생하여 반도체 장치의 제품 비용이 증가한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 입력되는 외부 클럭신호의 활성화 에지를 이용하여 듀티 비를 보정할 수 있는 듀티 비 보정 회로를 제공하는데 그 목적이 있다.
또한, 클럭신호와 리셋신호에 응답하여 자신의 전원전압이 자신의 출력노드를 프리차징함으로써, 동기화 동작을 수행할 수 있는 플립 플롭을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 플립 플롭은, 기준클럭신호와 리셋신호를 입력받기 위한 제1 스테이지와, 상기 기준클럭신호에 응답하여 자신의 출력노드를 제1 레벨로 천이시키고, 상기 리셋신호에 대응하는 상기 제1 스테이지의 출력신호에 응답하여 상기 출력노드를 프리차징시켜 제2 레벨로 천이시키기 위한 제2 스테이지를 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 듀티 비 보정 회로는 제1 기준클럭신호와 제1 리셋신호에 따라 정의되는 듀티 비의 제1 내부클럭신호를 생성하기 위한 듀티 조절수단과, 제2 기준클럭신호와 피드백되는 상기 제1 내부클럭신호에 응답하여 상기 제1 리셋신호를 생성하기 위한 리셋신호 생성수단을 구비한다.
본 발명에 따른 플립 플롭은 클럭신호와 리셋신호에 응답하여 출력노드를 프리차징 함으로써 보다 안정적인 플립 플롭 동작을 보장해 줄 수 있다. 또한, 이러한 플립 플롭을 구비하는 듀티 비 보정 회로는 제1 기준 클럭신호와 제1 기준 클럭신호에 비하여 반 주기만큼 위상 차이를 가지는 제2 기준 클럭신호를 이용하여 원하는 듀티 비의 내부 클럭신호를 생성할 수 있다. 특히, 본 발명에 따른 듀티 비 보정 회로는 기존에 사용됐던 다수의 인버터를 사용하지 않기 때문에, 반도체 장치의 면적을 줄여 줄 수 있으며, 소모 전력 역시 줄여 줄 수 있다.
본 발명은 전원 전압의 프리차징 동작을 통한 보다 빠른 플립 플롭 동작을 수행함으로써, 반도체 장치의 동작 속도를 높여 줄 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 원하는 듀티 비의 내부 클럭신호를 생성하여 반도체 장치에서 출력되는 데이터가 외부 클럭신호의 라이징 에지와 폴링 에지에 정확하게 동기화됨으로써, 데이터의 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 기존 듀티 비 보정회로에 사용되던 다수의 인버터를 제거할 수 있음으로써, 반도체 장치의 면적을 줄여 줄 수 있고, 소모되는 전력 역시 줄여 줄 수 있으며, PVT 에 따른 변화(variation)에 둔감하게 동작할 수 있는 효과를 얻을 수 있다.
또한, 본 발명에 따른 듀티 비 보정 회로는 웨이퍼 공정 이후 가중치를 제어하기 위한 마스크 수정 동작을 하지 않아도 됨으로써, 기존에 마스크 수정을 통해 발생하던 비용을 줄여 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명에 따른 듀티 비 보정 회로를 설명하기 위한 도면이다.
도 3 을 참조하면, 듀티비 보정 회로는 제1 내부클럭 생성부(310)와, 제2 내부클럭 생성부(330)를 구비할 수 있다.
제1 내부클럭 생성부(310)는 전원전압인 외부 전원전압(VDD)을 인가받으며, 정 기준클럭신호(CLK)와 부 기준클럭신호(/CLK)에 응답하여 정 기준클럭신호(CLK)에 대응하는 정 내부클럭신호(CLK_INN)를 생성하기 위한 것으로, 제1 듀티비 조절부(312)와, 제1 리셋신호 생성부(314)를 구비할 수 있다.
제1 듀티비 조절부(312)는 정 기준클럭신호(CLK)의 활성화 에지와 제1 리셋신호(RST1)의 활성화 에지에 따라 정의되는 듀티 비의 정 내부클럭신호(CLK_INN)를 생성할 수 있다. 제1 듀티비 조절부(312)에 대한 상세한 회로 구성은 도 4 에서 다시 살펴보기로 한다.
제1 리셋신호 생성부(314)는 피드백(feedback)되는 정 내부클럭신호(CLK_INN)와 부 기준클럭신호(/CLK)에 응답하여 제1 리셋신호(RST)를 생성하기 위한 것으로, 정 내부클럭신호(CLK_INN)와 부 기준클럭신호(/CLK)를 입력 받아 제1 리셋신호(RST)를 출력하는 제1 논리곱 게이트(AND1)를 구비할 수 있다. 그래서, 제1 논리곱 게이트(AND1)는 정 내부클럭신호(CLK_INN)와 부 기준클럭신호(/CLK)가 모두 논리'하이'로 활성화되는 경우 논리'하이'로 활성화되는 제1 리셋신호(RST)를 출력할 수 있다.
여기서, 부 기준클럭신호(/CLK)는 정 기준클럭신호(CLK)에 대응하여 반 주기 위상차이를 갖는 신호이다. 여기서, 반 주기란 정 기준클럭신호(CLK)의 1tCK 의 ½ 주기를 의미한다.
도 4 는 도 3 의 제1 듀티비 조절부(312)를 설명하기 위한 회로도이다.
도 4 를 참조하면, 제1 듀티비 조절부(312)는 제1 스테이지(410)와, 제2 스테이지(430), 및 래칭부(450)를 구비할 수 있다.
제1 스테이지(410)는 정 기준클럭신호(CLK)와 제1 리셋신호(RST1)를 입력받으며, 정 기준클럭신호(CLK)를 입력받기 위한 제1 입력부(412)와, 제1 리셋신호(RST1)를 입력받아 제2 구동부(434)를 활성화시키기 위한 제어신호(CTR)를 출력하는 제2 입력부(414)를 구비할 수 있다.
좀 더 자세히 살펴보면, 제1 스테이지(410)는 외부 전원전압(VDD)단과 제2 PMOS 트랜지스터(PM2) 사이에 드레인-소오스 경로가 형성되고 정 기준클럭신호(CLK)를 게이트로 입력받는 제1 PMOS 트랜지스터(PM1)와, 제1 PMOS 트랜지스터(PM1)와 제1 NMOS 트랜지스터(NM1) 사이에 소오스-드레인 경로가 형성되고 제1 리셋신호(RST1)를 게이트로 입력받는 제2 PMOS 트랜지스터(PM2), 및 제2 PMOS 트랜지스터(PM2)와 접지 전원전압(VSS)단 사이에 소오스-드레인 경로가 형성되고 제1 리셋신호(RST1)를 게이트로 입력받는 제1 NMOS 트랜지스터(NM1)를 구비할 수 있다. 참고로, 제어신호(CTR)는 제2 PMOS 트랜지스터(PM2)와 제1 NMOS 트랜지스터(NM1)의 공통 노드로 출력된다.
한편, 제2 스테이지(430)는 정 기준클럭신호(CLK)에 응답하여 출력노드(A)를 제1 레벨로 천이시키고, 제1 리셋신호(RST)에 대응하는 제어신호(CTR)에 응답하여 출력노드(A)를 외부 전원전압(VDD)으로 프리차징시켜 제2 레벨로 천이시키기 위한 것으로, 정 기준클럭신호(CLK)에 응답하여 출력노드(A)를 접지 전원전압(VSS)으로 구동하기 위한 제1 구동부(432)와, 제어신호(CTR)에 응답하여 출력노드(A)를 외부 전원전압(VDD)으로 프리차징하는 제2 구동부(434)를 구비할 수 있다. 그리고, 제어신호(CTR)에 응답하여 제1 구동부(432)를 활성화시키기 위한 활성화부(436)를 구비할 수 있다.
좀 더 자세히 살펴보면, 제2 스테이지(430)는 외부 전원전압(VDD)단과 출력노드(A) 사이에 소오스-드레인 경로가 형성되고 제어신호(CTR)를 게이트로 입력받는 제3 PMOS 트랜지스터(PM3)와, 출력노드(A)와 제3 NMOS 트랜지스터(NM3) 사이에 소오스-드레인 경로가 형성되고 정 기준클럭신호(CLK)를 게이트로 입력받는 제2 NMOS 트랜지스터(NM2), 및 제2 NMOS 트랜지스터(NM2)와 접지 전원전압(VSS)단 사이에 소오스-드레인 경로가 형성되고 제어신호(CTR)를 게이트로 입력받는 제3 NMOS 트랜지스터(NM3)를 구비할 수 있다.
래칭부(450)는 출력노드(A)를 래칭하여 정 기준클럭신호(CLK)에 동기화된 정 내부클럭신호(CLK_INN)를 출력하기 위한 것으로, 출력노드(A)를 입력받는 제1 인버 터(INV1)와, 제1 인버터(INV1)의 출력신호를 입력받아 출력노드(A)로 출력하는 제2 인버터(INV2), 및 출력노드(A)를 통해 출력되는 신호를 정 내부클럭신호(CLK_INN)로서 출력하는 제3 인버터(INV3)를 구비할 수 있다.
참고로, 일반적인 플립 플롭의 경우 데이터 신호가 다수의 게이트를 거치게 되어 원치않는 지연시간이 데이터에 반영될 수 있지만, 도 4 의 구성은 전원전압을 이용하기 때문에, 이러한 지연시간을 제어해 줄 수 있다. 즉, 고속의 플립 플롭 동작을 수행할 수 있다.
도 5 는 도 4 의 제1 듀티비 조절부(312)의 동작 타이밍을 설명하기 위한 타이밍도로서, 정 기준클럭신호(CLK)와 제1 리셋신호(RST1), 및 정 내부클럭신호(CLK_INN)가 도시되어 있다.
도 4 와 도 5 를 참조하면, 제1 리셋신호(RST1)가 논리'로우(low)'인 상태에서 정 기준클럭신호(CLK)가 논리'로우'에서 논리'하이'로 천이하면, 제2 NMOS 트랜지스터(NM2)가 턴 온(turn on)되어 출력노드(A)는 접지 전원전압(VSS)으로, 즉 출력노드(A)가 논리'로우'로 구동되며, 정 내부클럭신호(CLK_INN)는 논리'하이'가 된다. 여기서, 활성화부(436)인 제3 NMOS 트랜지스터(NM3)는 정 기준클럭신호(CLK)가 논리'하이'로 천이하기 이전에 턴 온되어 있기 때문에 제1 구동부(432)인 제2 NMOS 트랜지스터(NM2)가 활성화될 수 있다.
이후, 제1 리셋신호(RST1)가 논리'로우'에서 논리'하이'로 천이하면, 제어신호(CTR)가 논리'로우'가 되면서 제2 구동부(434)의 제3 PMOS 트랜지스터(PM3)를 턴 온 시킨다. 때문에, 출력노드(A)는 외부 전원전압(VDD)으로 프리차징되며 정 내부 클럭신호(CLK_INN)는 논리'로우'가 된다.
결국, 출력노드(A)가 논리'로우'로 유지하는 구간은 제1 리셋신호(RST1)의 활성화 에지에 응답하여 제한된다. 즉, 출력노드(A)는 제1 리셋신호(RST1)에 응답하여 논리'로우'에서 논리'하이'로 천이 될 수 있다. 그리고, 출력노드(A)가 논리'하이'가 되는 구간은 정 기준클럭신호(CLK)의 활성화 에지에 응답하여 제한된다. 즉, 출력노드(A)는 정 기준클럭신호(CLK)에 응답하여 논리'하이'에서 논리'로우'로 천이 될 수 있다.
다시 도 3 을 참조하면, 제2 내부클럭 생성부(330)는 외부 전원전압(VDD)을 인가받으며, 부 기준클럭신호(/CLK)의 활성화 에지와 정 기준클럭신호(CLK)의 활성화 에지에 응답하여 부 기준클럭신호(/CLK)에 대응하는 부 내부클럭신호(/CLK_INN)를 생성하기 위한 것으로, 제2 듀티비 조절부(332)와, 제2 리셋신호 생성부(334)를 구비할 수 있다.
제2 듀티비 조절부(332)는 부 기준클럭신호(/CLK)의 활성화 에지와 제2 리셋신호(RST2)의 활성화 에지에 따라 정의되는 듀티 비의 부 내부클럭신호(/CLK_INN)를 생성할 수 있다. 제2 듀티비 조절부(332)의 회로 구성 및 회로 동작은 도 4 와 도 5 에서 설명한 제1 듀티비 조절부(312)와 유사하기 때문에 자세한 설명은 생략하기로 한다. 다만, 제2 듀티비 조절부(332)는 도 4 의 정 기준클럭신호(CLK) 대신에 부 기준클럭신호(/CLK)가 입력되고, 제1 리셋신호(RST1) 대신에 제2 리셋신호(RST2)가 입력될 수 있다. 또한, 출력되는 신호에 있어서 제2 듀티비 조절부(332)는 정 내부클럭신호(CLK_INN)와 반대 위상을 가지는 부 내부클럭신호(/CLK_INN)를 출력할 수 있다. 이에 대한 보다 자세한 파형은 도 6 에서 살펴보기로 한다.
도 6 은 도 3 의 듀티 비 보정 회로의 동작 타이밍을 설명하기 위한 타이밍도로서, 정 기준클럭신호(CLK)와, 부 기준클럭신호(/CLK)와, 제1 리셋신호(RST1)와, 정 내부클럭신호(CLK_INN)와, 제2 리셋신호(RST2), 및 부 내부클럭신호(/CLK_INN)가 도시되어 있다.
도 3 과 도 6 에서 볼 수 있듯이, 정 내부클럭신호(CLK_INN)는 정 기준클럭신호(CLK)의 라이징 에지에 응답하여 활성화되고, 제1 리셋신호(RST1)의 라이징 에지에 응답하여 비활성화된다. 여기서, 제1 리셋신호(RST1)는 부 기준클럭신호(/CLK)의 라이징 에지에 응답하여 활성화되고 정 내부클럭신호(CLK_INN)의 폴링 에지에 응답하여 비활성화되는 신호이다. 다시 말하면, 정 내부클럭신호(CLK_INN)는 정 기준클럭신호(CLK)에 응답하여 논리'하이'로 천이하고, 부 기준클럭신호(/CLK)에 응답하여 논리'로우'로 천이할 수 있다.
이어서, 부 내부클럭신호(/CLK_INN)는 부 내부클럭신호(/CLK)의 라이징 에지에 응답하여 활성화되고, 제2 리셋신호(RST2)의 라이징 에지에 응답하여 비활성화된다. 여기서, 제2 리셋신호(RST2)는 정 기준클럭신호(CLK)의 라이징 에지에 응답하여 활성화되고 부 내부클럭신호(/CLK_INN)의 폴링 에지에 응답하여 비활성화되는 신호이다. 다시 말하면, 부 내부클럭신호(/CLK_INN)는 부 기준클럭신호(/CLK)에 응답하여 논리'하이'로 천이하고, 정 기준클럭신호(CLK)에 응답하여 논리'하이'로 천이할 수 있다.
결국, 정 내부클럭신호(CLK_INN)는 정 기준클럭신호(CLK)에 대응하여 듀티 비가 50:50 으로 보정될 수 있고, 부 내부클럭신호(/CLK_INN)는 부 기준클럭신호(/CLK)에 대응하여 듀티 비가 50:50 으로 보정될 수 있다. 도 6 에서 볼 수 있듯이 정 내부클럭신호(CLK_INN)와 부 내부클럭신호(/CLK_INN)는 서로 반대 위상을 가지게 될 수 있다.
기존의 듀티 비 보정 회로는 다수의 인버터에 가중치를 반영하여 내부 클럭신호의 듀티 비를 보정하였기 때문에, 다양한 문제점이 발생하였다. 하지만, 본 발명에 따른 듀티 비 보정 회로는 다수의 인버터 구조가 아닌 새로운 구조를 채택함으로써, 가중치에 대한 제어 없이 원하는 듀티 비의 내부클럭신호를 생성할 수 있다. 때문에, 본 발명에 따른 듀티 비 보정 회로는 기존에 인버터와 가중치 제어로 기인하는 문제점을 모두 제어해 줄 수 있다.
전술한 바와 같이, 본 발명에 따른 듀티 비 보정 회로는 빠르게 동작할 수 있는 플립 플롭을 이용하여 원하는 듀티 비의 내부 클럭신호를 생성할 수 있다. 때문에, 반도체 장치에서 출력되는 데이터가 외부 클럭신호의 라이징 에지와 폴링 에지에 정확하게 동기화됨으로써, 데이터의 신뢰성을 높여줄 수 있다. 또한, 본 발명은 기존 듀티 비 보정회로에 사용되던 다수의 인버터를 제거할 수 있음으로써, 반도체 장치의 면적을 줄여 줄 수 있고, 소모되는 전력 역시 줄여 줄 수 있으며, PVT 에 따른 변화에 둔감하게 동작할 수 있다. 또한, 기존에 듀티 보정을 위한 마스크 수정 동작을 수행하지 않아도 되기 때문에 그에 해당하는 비용을 절약할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 외부에서 입력되는 정 기준클럭신호(CLK)와 부 기준클럭신호(/CLK)는 외부 클럭신호 또는 내부 클럭신호일 수 있으며, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 듀티 비 보정 회로를 설명하기 위한 회로도.
도 2 는 도 1 의 듀티 비 보정 회로와 관련된 각 신호들의 파형을 설명하기 위한 파형도.
도 3 은 본 발명에 따른 듀티 비 보정 회로를 설명하기 위한 도면.
도 4 는 도 3 의 제1 듀티비 조절부(312)를 설명하기 위한 회로도.
도 5 는 도 4 의 제1 듀티비 조절부(312)의 동작 타이밍을 설명하기 위한 타이밍도.
도 6 은 도 3 의 듀티 비 보정 회로의 동작 타이밍을 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
310 : 제1 내부클럭 생성부 312 : 제1 듀티비 조절부
314 : 제1 리셋신호 생성부 330 : 제2 내부클럭 생성부
332 : 제2 듀티비 조절부 334 : 제2 리셋신호 생성부

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  10. 제1 기준클럭신호와 리셋신호에 따라 정의되는 듀티 비의 내부클럭신호를 생성하기 위한 듀티 조절수단과,
    상기 제1 기준클럭신호에 대응하여 반 주기의 위상차이를 갖는 제2 기준클럭신호와 피드백되는 상기 내부클럭신호에 응답하여 상기 리셋신호를 생성하기 위한 리셋신호 생성수단
    을 구비하는 듀티 비 보정 회로.
  11. 제10항에 있어서,
    상기 내부클럭신호는 상기 제1 기준클럭신호에 응답하여 활성화되고, 상기 리셋신호에 응답하여 비활성화되는 것을 특징으로 하는 듀티 비 보정 회로.
  12. 제10항에 있어서,
    상기 리셋신호는 상기 제2 기준클럭신호와 상기 내부클럭신호가 모두 활성화되면 활성화되는 것을 특징으로 하는 듀티 비 보정 회로.
  13. 제10항에 있어서,
    상기 듀티 조절수단은,
    상기 제1 기준클럭신호와 상기 리셋신호를 입력받기 위한 제1 스테이지와,
    상기 제1 기준클럭신호에 응답하여 자신의 출력노드를 제1 레벨로 천이시키고, 상기 리셋신호에 대응하는 상기 제1 스테이지의 출력신호에 응답하여 상기 출력노드를 프리차징시켜 제2 레벨로 천이시키기 위한 제2 스테이지를 구비하는 것을 특징으로 하는 듀티 비 보정 회로.
  14. 제13항에 있어서,
    상기 듀티 조절수단은,
    상기 출력노드를 래칭하여 상기 제1 기준클럭신호에 동기화된 상기 내부클럭 신호로서 출력하기 위한 래칭부를 더 구비하는 것을 특징으로 하는 듀티 비 보정 회로.
  15. 제13항에 있어서,
    상기 출력노드가 상기 제1 레벨로 유지하는 구간은 상기 리셋신호의 활성화 에지에 응답하여 제한되고, 상기 출력노드가 상기 제2 레벨로 프리차징되는 구간은 상기 제1 기준클럭신호의 활성화 에지에 응답하여 제한되는 것을 특징으로 하는 듀티 비 보정 회로.
  16. 제10항에 있어서,
    상기 제2 기준클럭신호와 제2 리셋신호에 따라 정의되는 듀티 비의 제2 내부클럭신호를 생성하기 위한 제2 듀티 조절수단; 및
    상기 제1 기준클럭신호와 피드백되는 상기 제2 내부클럭신호에 응답하여 상기 제2 리셋신호를 생성하기 위한 제2 리셋신호 생성수단을 더 구비하는 것을 특징으로 하는 듀티 비 보정 회로.
  17. 제13항에 있어서,
    상기 제2 스테이지는,
    상기 제1 기준클럭신호에 응답하여 상기 출력노드를 상기 제1 레벨로 구동시키기 위한 제1 구동부와,
    상기 리셋신호에 응답하여 상기 출력노드를 상기 제2 레벨로 프리차징 시키기 위한 제2 구동부를 구비하는 것을 특징으로 하는 듀티 비 보정 회로.
  18. 제17항에 있어서,
    상기 제1 스테이지는,
    상기 제1 기준클럭신호를 입력받기 위한 제1 입력부와,
    상기 리셋신호를 입력받아 상기 제2 구동부를 제어하기 위한 제어신호를 출력하는 제2 입력부를 구비하는 것을 특징으로 하는 듀티 비 보정 회로.
  19. 제18항에 있어서,
    상기 제2 스테이지는,
    상기 제어신호에 응답하여 상기 제1 구동부를 활성화시키기 위한 활성화부를 더 구비하는 것을 특징으로 하는 듀티 비 보정 회로.
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