CN114826221A - 时钟生成电路以及包括时钟生成电路的电压生成电路 - Google Patents

时钟生成电路以及包括时钟生成电路的电压生成电路 Download PDF

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CN114826221A CN202110666090.8A CN202110666090A CN114826221A CN 114826221 A CN114826221 A CN 114826221A CN 202110666090 A CN202110666090 A CN 202110666090A CN 114826221 A CN114826221 A CN 114826221A
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Abstract

本申请涉及时钟生成电路以及包括时钟生成电路的电压生成电路。一种时钟生成电路包括控制时钟生成电路、第一时钟同步电路和第二时钟同步电路。控制时钟生成电路将参考电压与第一反馈时钟信号和第二反馈时钟信号中的每一个进行比较，以生成第一控制时钟信号和第二控制时钟信号。第一时钟同步电路使第一反馈时钟信号和第二反馈时钟信号与第一控制时钟信号和第二控制时钟信号同步地转换。第二时钟同步电路与第一反馈时钟信号和第二反馈时钟信号中的每一个转换的时间点同步地生成第一相位时钟信号和第二相位时钟信号。

Description

时钟生成电路以及包括时钟生成电路的电压生成电路
技术领域
各种实施方式总体上涉及时钟生成电路以及包括时钟生成电路的电压生成电路，并且更具体地，涉及被配置为生成具有不同相位的多相位时钟信号的时钟生成电路以及包括该时钟生成电路的电压生成电路。
背景技术
通常，诸如半导体设备和半导体存储器设备之类的集成电路基于时钟信号执行预定操作。因此，集成电路设置有被配置为生成时钟信号的时钟生成电路。根据时钟信号的使用，时钟生成电路生成各种类型的时钟信号。多相位时钟信号(multi-phase clocksignal)是各种类型的时钟信号的示例。多相位时钟信号是指相位彼此不同的多个相位时钟信号。
被配置为生成多相位时钟信号的时钟生成电路通常可以由包括多个反相门的环形振荡器来实现。多个反相门通过对信号进行反相和延迟来生成多相位时钟信号。然而，PVT(工艺、电压、温度)的变化对具有链式联接结构的多个反相门具有很大的影响。因此，不能保证反映了PVT的变化的多相位时钟信号的预期占空比和转换时间点。
发明内容
根据本公开的实施方式，一种时钟生成电路可以包括控制时钟生成电路、第一时钟同步电路和第二时钟同步电路。控制时钟生成电路可以将参考电压与第一反馈时钟信号和第二反馈时钟信号中的每一个进行比较，以生成第一控制时钟信号和第二控制时钟信号。第一时钟同步电路可以使第一反馈时钟信号和第二反馈时钟信号与第一控制时钟信号和第二控制时钟信号同步地转换。第二时钟同步电路可以与第一反馈时钟信号和第二反馈时钟信号中的每一个转换的时间点同步地生成第一相位时钟信号和第二相位时钟信号。
根据本公开的实施方式，一种电压生成电路可以包括时钟生成电路和泵送(pumping)电路。时钟生成电路可以包括控制时钟生成电路、第一时钟同步电路和第二时钟同步电路。控制时钟生成电路可以将参考电压与第一反馈时钟信号和第二反馈时钟信号中的每一个进行比较，以生成第一控制时钟信号和第二控制时钟信号。第一时钟同步电路可以使第一反馈时钟信号和第二反馈时钟信号与第一控制时钟信号和第二控制时钟信号同步地转换。第二时钟同步电路可以与第一反馈时钟信号和第二反馈时钟信号中的每一个转换的时间点同步地生成第一相位时钟信号和第二相位时钟信号。泵送电路可以基于第一相位时钟信号和第二相位时钟信号通过泵送操作来生成泵送电压。
根据本公开的实施方式，时钟生成电路可以包括初始化控制电路、第一时钟生成电路和第二时钟生成电路。初始化控制电路可以基于控制脉冲信号生成在不同时间点转换的第一初始化信号和第二初始化信号。第一时钟生成电路可以基于第一初始化信号通过同步操作来生成具有彼此不同的相位的第一相位时钟信号和第二相位时钟信号。第二时钟生成电路可以基于第二初始化信号通过同步操作来生成具有彼此不同的相位的第三相位时钟信号和第四相位时钟信号。
附图说明
图1是例示根据本公开的实施方式的时钟生成电路的构造的框图。
图2是例示图1所示的控制时钟生成电路的构造的框图。
图3是例示图2所示的第一输入电路的电路构造的电路图。
图4是例示图2所示的第一比较电路的电路构造的电路图。
图5是例示图1所示的第一时钟同步电路的电路构造的电路图。
图6是例示图1所示的第二时钟同步电路的电路构造的电路图。
图7是例示图1所示的时钟生成电路的振荡操作的波形图。
图8是例示根据本公开的实施方式的电压生成电路的构造的框图。
图9是例示图8所示的泵送电路的电路构造的电路图。
图10是例示根据本公开的实施方式的时钟生成电路的构造的框图。
图11是例示图10所示的时钟生成电路的振荡操作的波形图。
具体实施方式
本公开的描述仅是用于结构和/或功能描述的实施方式。本公开的权利范围不应被解释为限于说明书中描述的实施方式。也就是说，因为可以以各种方式修改实施方式并且实施方式可以具有各种形式，所以本公开的权利范围应当被理解为包括可以实现技术精神的等同形式。此外，本公开中提出的目的或效果并不意味着特定实施方式应包括所有目的或效果或仅包括这样的效果。因此，本公开的权利范围不应被理解为受其限制。
在本申请中描述的术语的含义应理解如下。
诸如“第一”和“第二”之类的术语用于将一个元件与另一元件区分开，并且本公开的范围不应受到这些术语的限制。例如，第一元件可以被命名为第二元件。同样地，第二元件可以被命名为第一个元件。
除非在上下文中另外明确表示，否则单数的表达应理解为包括复数表达。诸如“包括”或“具有”之类的术语应理解为表示存在设定的特性、数量、步骤、操作、元件、部件或其组合，但不排除存在或添加一个或更多个其它特性、数量、步骤、操作、元件、部件或其组合的可能性。
在每个步骤中，为了便于描述而使用符号(例如，a、b和c)，并且符号并非描述步骤的顺序。除非在上下文中清楚地描述了特定顺序，否则可以按照与上下文中描述的顺序不同的顺序来执行步骤。也就是说，可以根据所描述的顺序来执行步骤，可以与所描述的顺序基本同时执行步骤，或者可以以所描述的顺序的相反顺序来执行步骤。
除非另外定义，否则本文中使用的所有术语(包括技术术语或科学术语)具有与本领域技术人员通常理解的含义相同的含义。除非在本申请中明确定义，否则常用词典中定义的术语应被解释为具有与相关技术中的上下文中的含义相同的含义，并且不应被解释为具有理想或过分形式的含义。
根据本公开的实施方式，时钟生成电路可以通过多个反相门的同步结构而不是其链式结构来生成多相位时钟信号。
根据本公开的实施方式，电压生成电路可以通过利用从时钟生成电路生成的多相位时钟信号来生成电压。
图1是例示根据实施方式的时钟生成电路100的构造的框图。
参照图1，时钟生成电路100可以包括控制时钟生成电路110、第一时钟同步电路120和第二时钟同步电路130。
控制时钟生成电路110可以将参考电压V_REF与第一反馈时钟信号FD_CLK1和第二反馈时钟信号FD_CLK2中的每一个进行比较，以生成第一控制时钟信号CTR_C1和第二控制时钟信号CTR_C2。可以从将在后面描述的第一时钟同步电路120输出第一反馈时钟信号FD_CLK1和第二反馈时钟信号FD_CLK2。第二时钟同步电路130可以与第一反馈时钟信号FD_CLK1和第二反馈时钟信号FD_CLK2中的每一个转换的时间点同步地生成第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2。
图2是例示图1所示的控制时钟生成电路110的构造的框图。
参照图2，控制时钟生成电路110可以包括第一控制时钟生成电路210和第二控制时钟生成电路220。
第一控制时钟生成电路210可以将第一反馈时钟信号FD_CLK1的电压电平与参考电压V_REF的电压电平进行比较，以生成第一控制时钟信号CTR_C1。第一控制时钟生成电路210可以包括第一输入电路211和第一比较电路212。
第一输入电路211可以接收、缓冲并输出第一反馈时钟信号FD_CLK1。第一比较电路212可以将参考电压V_REF的电压电平与第一输入电路211的输出信号BF_CLK1的电压电平进行比较以输出第一控制时钟信号CTR_C1，可以通过其负(-)节点接收第一输入电路211的输出信号BF_CLK1，并且可以通过其正(+)节点接收参考电压V_REF。
第二控制时钟生成电路220可以将第二反馈时钟信号FD_CLK2的电压电平与参考电压V_REF的电压电平进行比较，以生成第二控制时钟信号CTR_C2。第二控制时钟生成电路220可以包括第二输入电路221和第二比较电路222。
第二输入电路221可以接收、缓冲并输出第二反馈时钟信号FD_CLK2。第二比较电路222可以将参考电压V_REF的电压电平与第二输入电路221的输出信号BF_CLK2的电压电平进行比较以输出第二控制时钟信号CTR_C2，可以通过其负(-)节点接收第二输入电路221的输出信号BF_CLK2，并且可以通过其正(+)节点接收参考电压V_REF。
第一输入电路211和第二输入电路221可以具有彼此相似的电路构造。在下文中，为了便于描述，将代表性地详细描述第一输入电路211的电路构造。
图3是例示图2所示的第一输入电路211的电路构造的电路图。
参照图3，第一输入电路211可以包括第一PMOS晶体管PM1和第一NMOS晶体管NM1。
第一PMOS晶体管PM1和第一NMOS晶体管NM1可以串联联接在电源电压节点VDD和接地电压节点VSS之间。第一PMOS晶体管PM1和第一NMOS晶体管NM1的栅极可以共同联接至输入节点，其中，通过输入节点，第一PMOS晶体管PM1和第一NMOS晶体管NM1可以接收第一反馈时钟信号FD_CLK1。第一PMOS晶体管PM1和第一NMOS晶体管NM1的漏极可以共同联接至输出节点。可以通过输出节点输出第一缓冲时钟信号BF_CLK1，即，第一输入电路211的输出信号BF_CLK1。
通过上述这样的构造，第一输入电路211可以接收并缓冲第一反馈时钟信号FD_CLK1以将第一反馈时钟信号FD_CLK1输出为第一缓冲时钟信号BF_CLK1。
返回参照图2，第二输入电路221可以与图3所示的第一输入电路211具有相同的构造。然而，第二输入电路221可以接收第二反馈时钟信号FD_CLK2而不是第一反馈时钟信号FD_CLK1。因此，第二输入电路221可以接收并缓冲第二反馈时钟信号FD_CLK2以将第二反馈时钟信号FD_CLK2输出为第二缓冲时钟信号BF_CLK2，即，第二输入电路221的输出信号BF_CLK2。
第一比较电路212和第二比较电路222可以具有彼此相似的电路构造。在下文中，为了便于描述，将代表性地详细描述第一比较电路212的电路构造。
图4是例示图2所示的第一比较电路212的电路构造的电路图。
参照图4，第一比较电路212可以包括第二PMOS晶体管至第四PMOS晶体管PM2、PM3和PM4以及第二NMOS晶体管至第四NMOS晶体管NM2、NM3和NM4。
第二PMOS晶体管PM2可以在其源极处联接至电源电压节点VDD，并且可以在其栅极处接收使能信号ENB。使能信号ENB可以是用于控制第一比较电路212的激活操作的信号。第二NMOS晶体管NM2可以在其源极处联接至接地电压节点VSS，并且可以在其栅极处接收偏置电压V_BAS。偏置电压V_BAS可以是为了将第二NMOS晶体管NM2用作电流源而施加的电压。
在第二PMOS晶体管PM2和第二NMOS晶体管NM2之间，第三PMOS晶体管PM3和第三NMOS晶体管NM3可以串联联接，并且第四PMOS晶体管PM4和第四NMOS晶体管NM4可以串联联接。第三PMOS晶体管PM3和第四PMOS晶体管PM4的栅极可以共同联接至公共节点，第三NMOS晶体管NM3的漏极可以联接至该公共节点。第三NMOS晶体管NM3可以在其栅极处接收参考电压V_REF。第四NMOS晶体管NM4可以在其栅极处接收第一缓冲时钟信号BF_CLK1。第四PMOS晶体管PM4和第四NMOS晶体管NM4可以共同联接至输出节点。第一控制时钟信号CTR_C1可以通过输出节点而输出。
通过上述这样的构造，第一比较电路212可以将参考电压V_REF的电压电平与第一缓冲时钟信号BF_CLK1(即，图2所示的第一输入电路211的输出信号BF_CLK1)的电压电平进行比较，以输出第一控制时钟信号CTR_C1。
返回参照图2，第二比较电路222可以具有与图4所示的第一比较电路212相同的构造。然而，第二比较电路222可以接收第二缓冲时钟信号BF_CLK2而不是第一缓冲时钟信号BF_CLK1，以输出第二控制时钟信号CTR_C2。
返回参照图1，第一时钟同步电路120可以被配置为使第一反馈时钟信号FD_CLK1和第二反馈时钟信号FD_CLK2与第一控制时钟信号CTR_C1和第二控制时钟信号CTR_C2同步地转换。由第一时钟同步电路120生成的第一反馈时钟信号FD_CLK1可以反馈回图2所示的第一输入电路211，并且由第一时钟同步电路120生成的第二反馈时钟信号FD_CLK2可以反馈回图2所示的第二输入电路221。如稍后将详细描述的，第一时钟同步电路120可以基于初始化信号INT和INTB执行初始化操作。
图5是例示图1所示的第一时钟同步电路120的电路构造的电路图。
参照图5，第一时钟同步电路120可以包括锁存电路510和初始化电路520。
锁存电路510可以基于第一控制时钟信号CTR_C1执行置位操作，并且可以基于第二控制时钟信号CTR_C2执行复位操作。例如，锁存电路510可以由SR锁存器实现。锁存电路510可以包括第一反相门至第四反相门INV1、INV2、INV3和INV4以及第一与非门NAND1和第二与非门NAND2。
在实施方式中，锁存电路510可以被配置为具有基本恒定的占空比，并且第二时钟同步电路130可以包括第一翻转触发器和第二翻转触发器以分别生成第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2，使得在第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2之间存在基本恒定的90度的延迟相位差。
如图5所示，第一反相门INV1可以接收并反相第一控制时钟信号CTR_C1，并且可以输出经反相的信号。第一与非门NAND1可以对第一反相门INV1的输出信号和稍后将描述的第二与非门NAND2的输出信号执行与非(NAND)运算，以输出与非运算的结果。第二反相门INV2可以接收并反相第一与非门NAND1的输出信号，以输出第一反馈时钟信号FD_CLK1。第三反相门INV3可以接收并反相第二控制时钟信号CTR_C2，并且输出经反相的信号。第二与非门NAND2可以对第一与非门NAND1的输出信号和第三反相门INV3的输出信号执行与非运算，以输出与非运算的结果。第四反相门INV4可以接收并反相第二与非门NAND2的输出信号以输出第二反馈时钟信号FD_CLK2。
通过上述这样的构造，如图5所示，锁存电路510可以生成第一反馈时钟信号FD_CLK1和第二反馈时钟信号FD_CLK2。当第一控制时钟信号CTR_C1具有逻辑高电平时，通过置位操作，第一反馈时钟信号FD_CLK1可以转换至逻辑低电平，并且第二反馈时钟信号FD_CLK2可以转换至逻辑高电平。当第二控制时钟信号CTR_C2具有逻辑高电平时，通过复位操作，第一反馈时钟信号FD_CLK1可以转换为逻辑高电平，并且第二反馈时钟信号FD_CLK2可以转换为逻辑低电平。
如图5所示，初始化电路520可以基于初始化信号INT和INTB来初始化锁存电路510，其中初始化信号INT和INTB可以包括正初始化信号INT和负初始化信号INTB。正初始化信号INT和负初始化信号INTB可以具有彼此相反的相位。初始化电路520可以包括第五PMOS晶体管PM5和第五NMOS晶体管NM5。
第五PMOS晶体管PM5可以通过其源极和漏极联接在电源电压节点VDD和第一控制时钟信号CTR_C1的输入节点之间，并且可以通过其栅极接收负初始化信号INTB。第五NMOS晶体管NM5可以通过其漏极和源极联接在第二控制时钟信号CTR_C2的输入节点与接地电压节点VSS之间，并且可以通过其栅极接收正初始化信号INT。
通过上述这样的构造，初始化电路520可以在负初始化信号INTB具有逻辑低电平并且正初始化信号INT具有逻辑高电平时执行初始化操作。在初始化操作期间，第五PMOS晶体管PM5可以导通并且可以将第一控制时钟信号CTR_C1保持于逻辑高电平，并且第五NMOS晶体管NM5可以导通并且可以将第二控制时钟信号CTR_C2保持于逻辑低电平。也就是说，初始化电路520可以通过初始化操作将第一控制时钟信号CTR_C1和第二控制时钟信号CTR_C2设置为预定逻辑电平。
根据实施方式，时钟生成电路100可以在初始化操作之后通过振荡操作来生成多相位时钟信号。也就是说，在初始化操作之后，当负初始化信号INTB具有逻辑高电平并且正初始化信号INT具有逻辑低电平时，时钟生成电路100可以开始执行振荡操作。此时，初始化电路520的第五PMOS晶体管PM5和第五NMOS晶体管NM5可以截止，使得通过基于正初始化信号INT和负初始化信号INTB的振荡操作，时钟生成电路100可以生成第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2作为多相位时钟信号。
返回参照图1，第二时钟同步电路130可以与第一反馈时钟信号FD_CLK1和第二反馈时钟信号FD_CLK2中的每一个转换的时间点同步地生成第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2。第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2可以具有与90度的量相对应的相位差。
图6是例示图1所示的第二时钟同步电路130的电路构造的电路图。
参照图6，第二时钟同步电路130可以包括第一分频电路(dividing circuit)610和第二分频电路620。
第一分频电路610可以被配置为接收第一反馈时钟信号FD_CLK1并对第一反馈时钟信号FD_CLK1进行分频以生成第一相位时钟信号M_CLK1。第一分频电路610可以由T触发器实现。第一分频电路610可以包括第一与门AND1和第二与门AND2以及第一或非门NOR1和第二或非门NOR2。
如图6所示，第一与门AND1可以接收第一相位时钟信号M_CLK1和第一反馈时钟信号FD_CLK1并对第一相位时钟信号M_CLK1和第一反馈时钟信号FD_CLK1执行与(AND)运算，以输出与运算的结果。第二与门AND2可以接收第一反馈时钟信号FD_CLK1和第二或非门NOR2的输出信号并对第一反馈时钟信号FD_CLK1和第二或非门NOR2的输出信号执行与运算，以输出与运算的结果。第一或非门NOR1可以接收第一与门AND1的输出信号和第二或非门NOR2的输出信号并对第一与门AND1的输出信号和第二或非门NOR2的输出信号执行或非(NOR)运算，以输出或非运算的结果。第二或非门NOR2可以接收第一或非门NOR1的输出信号和第二与门AND2的输出信号并对第一或非门NOR1的输出信号和第二与门AND2的输出信号执行或非运算，以输出或非运算的结果。
第二分频电路620可以被配置为接收第二反馈时钟信号FD_CLK2并对第二反馈时钟信号FD_CLK2进行分频以生成第二相位时钟信号M_CLK2。第二分频电路620可以由翻转触发器(TFF)实现。第二分频电路620可以包括第三与门AND3和第四与门AND4以及第三或非门NOR3和第四或非门NOR4。
第三与门AND3可以接收第二相位时钟信号M_CLK2和第二反馈时钟信号FD_CLK2并对第二相位时钟信号M_CLK2和第二反馈时钟信号FD_CLK2执行与运算，以输出与运算的结果。第四与门AND4可以接收第二反馈时钟信号FD_CLK2和第四或非门NOR4的输出信号并对第二反馈时钟信号FD_CLK2和第四或非门NOR4的输出信号执行与运算，以输出与运算的结果。第三或非门NOR3可以接收第三与门AND3的输出信号和第四或非门NOR4的输出信号并对第三与门AND3的输出信号和第四或非门NOR4的输出信号执行或非运算，以输出或非运算的结果。第四或非门NOR4可以接收第三或非门NOR3的输出信号和第四与门AND4的输出信号并对第三或非门NOR3的输出信号和第四与门AND4的输出信号执行或非运算，以输出或非运算的结果。
第一与门至第四与门AND1、AND2、AND3和AND4可以接收第五反相门INV5的输出信号。第五反相门INV5可以将使能信号ENB反相并输出经反相的信号，其中，使能信号ENB可以是参照图4描述的使能信号。因此，在图4所示的第一比较电路212基于使能信号ENB执行比较操作的同时，图6所示的第一分频电路610和第二分频电路620可以基于使能信号ENB执行分频操作。
通过上述这样的构造，第二时钟同步电路130可以通过分频操作与第一反馈时钟信号FD_CLK1和第二反馈时钟信号FD_CLK2中的每一个转换的时间点同步地生成第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2。
图7是例示图1所示的时钟生成电路100的振荡操作的波形图。为了便于描述，将描述初始化操作之后的振荡操作。图7例示了如图5所示的第一控制时钟信号CTR_C1、第二控制时钟信号CTR_C2、第一输入节点S、第二输入节点R、第一输出节点Q、第二输出节点QB、第一反馈时钟信号FD_CLK1、第二反馈时钟信号FD_CLK2、第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2的波形。
图1所示的控制时钟生成电路110可以将第一反馈时钟信号FD_CLK1与参考电压V_REF进行比较，以生成第一控制时钟信号CTR_C1。控制时钟生成电路110可以将第二反馈时钟信号FD_CLK2与参考电压V_REF进行比较，以生成第二控制时钟信号CTR_C2。可以基于比较结果来将第一控制时钟信号CTR_C1和第二控制时钟信号CTR_C2中的每一个输出为脉冲信号，其中，脉冲信号的脉冲宽度可以根据反映到第一控制时钟信号CTR_C1和第二控制时钟信号CTR_C2中的每一个的电容值者或根据参考电压V_REF的电压电平而变化。
另外，图1所示的第一时钟同步电路120可以生成与第一控制时钟信号CTR_C1和第二控制时钟信号CTR_C2同步的第一反馈时钟信号FD_CLK1和第二反馈时钟信号FD_CLK2。如参照图5所描述的，第一反相门INV1可以将第一控制时钟信号CTR_C1反相，以向第一输入节点S输出经反相的信号，并且第三反相门INV3可以将第二控制时钟信号CTR_C2反相，以向第二输入节点R输出经反相的信号。因此，第一输出节点Q在第一输入节点S具有逻辑低电平时可以具有逻辑高电平，并且在第二输入节点R具有逻辑低电平时可以具有逻辑低电平。第二输出节点QB可以具有与第一输出节点Q相反的电平。例如，第二反相门INV2可以将第一输出节点Q的输出信号反相，以生成第一反馈时钟信号FD_CLK1。第四反相门INV4可以将第二输出节点QB的输出信号反相，以生成第二反馈时钟信号FD_CLK2。
图1所示的第二时钟同步电路130可以与第一反馈时钟信号FD_CLK1和第二控制时钟信号CTR_C2中的每一个转换的时间点同步地生成第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2。如参照图6所描述的，第一分频电路610可以对第一反馈时钟信号FD_CLK1进行分频以生成第一相位时钟信号M_CLK1，并且第二分频电路620可以对第二反馈时钟信号FD_CLK2进行分频，以生成第二相位时钟信号M_CLK2。因此，从图7可以看出，第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2可以具有与90度的量相对应的相位差。
根据实施方式，时钟生成电路100可以通过第一时钟同步电路120和第二时钟同步电路130的同步结构来生成包括第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2的多相位时钟信号。
图8是例示根据本公开的实施方式的电压生成电路800的构造的框图。
参照图8，电压生成电路800可以包括时钟生成电路810和泵送电路820。
时钟生成电路810可以被配置为基于初始化信号INT和INTB通过同步操作来生成第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2作为多相位时钟信号。时钟生成电路810可以对应于参照图1、图2、图3、图4、图5、图6至图7描述的时钟生成电路100。也就是说，从图8所示的时钟生成电路810生成的第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2可以具有与90度的量相对应的相位差。
泵送电路820可以基于第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2通过泵送操作来生成泵送电压VPP，其中泵送电路820可以接收输入电压V_IN并且可以通过泵送操作生成比输入电压V_IN具有更高电压电平的泵送电压VPP。
图9是例示图8所示的泵送电路820的电路构造的电路图。泵送电路820可以包括多个单元泵送电路，每个单元泵送电路被配置为基于第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2中的相应一个来执行泵送操作。在下文中，为了便于描述，参照图9代表性地详细描述的是被配置为基于第一相位时钟信号M_CLK1执行泵送操作的单元泵送电路的电路构造。
参照图9，泵送电路820可以包括第一电容器C1、第二电容器C2、第一泵送NMOS晶体管至第四泵送NMOS晶体管P_NM1、P_NM2、P_NM3和P_NM4以及第一泵送PMOS晶体管至第四泵送PMOS晶体管P_PM1、P_PM2、P_PM3和P_PM4。
第一电容器C1可以接收第一正相位时钟信号M_CLK1，并且第二电容器C2可以接收第一负相位时钟信号/M_CLK1。第一正相位时钟信号M_CLK1可以是与第一相位时钟信号M_CLK1相对应的时钟信号，并且第一负相位时钟信号/M_CLK1可以是从第一相位时钟信号M_CLK1反相的时钟信号。
第一电容器C1和第二电容器C2可以联接至多个晶体管，即，第一泵送NMOS晶体管至第四泵送NMOS晶体管P_NM1、P_NM2、P_NM3和P_NM4以及第一泵送PMOS晶体管至第四泵送PMOS晶体管P_PM1、P_PM2、P_PM3和P_PM4。第一泵送NMOS晶体管P_NM1、第二泵送NMOS晶体管P_NM2、第一泵送PMOS晶体管P_PM1和第二泵送PMOS晶体管P_PM2可以具有交叉联接结构。第三泵送NMOS晶体管P_NM3、第四泵送NMOS晶体管P_NM4、第三泵送PMOS晶体管P_PM3和第四泵送PMOS晶体管P_PM4可以具有交叉联接结构。
通过上述这样的构造，泵送电路820可以基于第一正相位时钟信号M_CLK1和第一负相位时钟信号/M_CLK1，通过对输入电压V_IN的泵送操作来生成比输入电压V_IN具有更高电压电平的输出电压V_OUT。输出电压V_OUT可以作为输入电压提供给基于第二相位时钟信号M_CLK2执行泵送操作的单元泵送电路。单元泵送电路可以基于第二相位时钟信号M_CLK2执行泵送操作，并且可以通过泵送操作生成比输入电压具有更高电压电平的泵送电压VPP。
图10是例示根据实施方式的时钟生成电路1000的构造的框图。
参照图10，时钟生成电路1000可以通过同步操作生成第一相位时钟信号至第四相位时钟信号M_CLK1、M_CLK2、M_CLK3和M_CLK4。第一相位时钟信号至第四相位时钟信号M_CLK1、M_CLK2、M_CLK3和M_CLK4可以具有彼此不同的相位。例如，第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2可以具有对应于90度的量的相位差，第二相位时钟信号M_CLK2和第三相位时钟信号M_CLK3可以具有对应于90度的量的相位差，并且第三相位时钟信号M_CLK3和第四相位的时钟信号M_CLK4可以具有对应于90度的量的相位差。时钟生成电路1000可以包括初始化控制电路1010、第一时钟生成电路1020和第二时钟生成电路1030。
初始化控制电路1010可以被配置为基于控制脉冲信号CTR生成在不同时间点转换的第一初始化信号INT1和INTB1以及第二初始化信号INT2和INTB2。
控制脉冲信号CTR可以具有与目标相位时钟信号的一半周期相对应的信息。例如，控制脉冲信号CTR可以对应于第一相位时钟信号M_CLK1。控制脉冲信号CTR可以包括与第一相位时钟信号M_CLK1的一半周期相对应的脉冲。因此，例如，初始化控制电路1010可以基于控制脉冲信号CTR的脉冲的上升沿来控制第一初始化信号INT1和INTB1转换的时间点，并且可以基于控制脉冲信号CTR的脉冲的下降沿来控制第二初始化信号INT2和INTB2转换的时间点。第一初始化信号INT1和INTB1以及第二初始化信号INT2和INTB2中的每一对可以对应于图1所示的一对初始化信号INT和INTB。
第一时钟生成电路1020可以基于第一初始化信号INT1和INTB1通过同步操作来生成具有彼此不同的相位的第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2。第一时钟生成电路1020可以对应于参照图1至图7描述的时钟生成电路100。因此，第一时钟生成电路1020可以基于第一初始化信号INT1和INTB1而生成具有与90度的量相对应的相位差的第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2。
第二时钟生成电路1030可以基于第二初始化信号INT2和INTB2通过同步操作来生成具有彼此不同的相位的第三相位时钟信号M_CLK3和第四相位时钟信号M_CLK4。第二时钟生成电路1030可以对应于参照图1至图7描述的时钟生成电路100。因此，第二时钟生成电路1030可以基于第二初始化信号INT2和INTB2而生成具有与90度的量相对应的相位差的第三相位时钟信号M_CLK3和第四相位时钟信号M_CLK4。
如上所述，控制脉冲信号CTR可以具有与第一相位时钟信号M_CLK1的一半周期相对应的信息。因此，第一初始化信号INT1和INTB1转换的时间点以及第二初始化信号INT2和INTB2转换的时间点可以具有与第一相位时钟信号M_CLK1的一半周期相对应的相位差。也就是说，第一初始化信号INT1和INTB1转换的时间点以及第二初始化信号INT2和INTB2转换的时间点可以具有相对于第一相位时钟信号M_CLK1的与180度的量相对应的相位差。
图11是例示图10所示的时钟生成电路1000的振荡操作的波形图。图11例示了图10所示的控制脉冲信号CTR、第一初始化信号INT1和INTB1、第二初始化信号INT2和INTB2以及第一相位时钟信号至第四相位时钟信号M_CLK1、M_CLK2、M_CLK3和M_CLK4的波形。
参照图11，控制脉冲信号CTR可以包括作为与第一相位时钟信号M_CLK1的一半周期相对应的信息的脉冲。图10所示的初始化控制电路1010可以基于控制脉冲信号CTR来生成在不同时间点转换的第一初始化信号INT1和INTB1以及第二初始化信号INT2和INTB2。
返回参照图11，第一初始化信号INT1和INTB1可以包括第一正初始化信号INT1和第一负初始化信号INTB1。因此，第一正初始化信号INT1和第一负初始化信号INTB1可以基于控制脉冲信号CTR的脉冲开始的上升沿而转换。也就是说，基于控制脉冲信号CTR的上升沿，第一正初始化信号INT1可以从逻辑高电平转换为逻辑低电平，并且第一负初始化信号INTB1可以从逻辑低电平转换为逻辑高电平。如参照图5所描述的，当第一正初始化信号INT1转换为逻辑低电平并且第一负初始化信号INTB1转换为逻辑高电平时，图10中所示的第一时钟生成电路1020可以执行振荡操作。也就是说，第一时钟生成电路1020可以生成具有与90度的量相对应的相位差的第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2。
参照图11，第二初始化信号INT2和INTB2可以包括第二正初始化信号INT2和第二负初始化信号INTB2。因此，第二正初始化信号INT2和第二负初始化信号INTB2可以基于控制脉冲信号CTR的脉冲结束的下降沿而转换。也就是说，基于控制脉冲信号CTR的下降沿，第二正初始化信号INT2可以从逻辑高电平转换为逻辑低电平，并且第二负初始化信号INTB2可以从逻辑低电平转换为逻辑高电平。以与第一时钟生成电路1020类似的方式，第二时钟生成电路1030可以通过振荡操作来生成具有与90度的量相对应的相位差的第三相位时钟信号M_CLK3和第四相位时钟信号M_CLK4。
如上所述，第一初始化信号INT1和INTB1转换的时间点以及第二初始化信号INT2和INTB2转换的时间点可以具有相对于第一相位时钟信号M_CLK1的与180度的量相对应的相位差。因此，基于第一初始化信号INT1和INTB1生成的第一相位时钟信号M_CLK1和基于第二初始化信号INT2和INTB2生成的第三相位时钟信号M_CLK3可以具有与180度的量相对应的相位差。
总之，时钟生成电路1000可以基于与目标相位时钟信号(例如，第一相位时钟信号M_CLK1)相对应的控制脉冲信号CTR，生成第一初始化信号INT1和INTB1以及第二初始化信号INT2和INTB2。基于第一初始化信号INT1和INTB1，第一时钟生成电路1020可以生成具有与90度的量相对应的相位差的第一相位时钟信号M_CLK1和第二相位时钟信号M_CLK2。基于第二初始化信号INT2和INTB2，第二时钟生成电路1030可以生成具有与90度的量相对应的相位差的第三相位时钟信号M_CLK3和第四相位时钟信号M_CLK4。
根据本公开的实施方式，时钟生成电路1000可以通过同步结构生成分别具有与90度的量相对应的相位差的第一相位时钟信号至第四相位时钟信号M_CLK1、M_CLK2、M_CLK3和M_CLK4。
根据本公开的实施方式，可以通过同步结构来生成多相位时钟信号，因此PVT的变化可以几乎不影响多相位时钟信号，这增加了多相位时钟信号的可靠性。
根据本公开的实施方式，可以通过稳定的多相位时钟信号来生成内部电压，这增加了内部电压的稳定性。
虽然以上已经描述了一些实施方式，但是本领域技术人员将理解，所描述的实施方式仅作为示例。因此，不应基于所描述的实施方式来限制时钟生成电路和包括时钟生成电路的电压生成电路。而是，仅应鉴于结合以上描述和附图的所附权利要求而言来限制本文所述的时钟生成电路和包括时钟生成电路的电压生成电路。
相关申请的交叉引用
本申请要求于2021年1月18日在韩国知识产权局提交的韩国专利申请No.10-2021-0006849的优先权，其全部内容通过引用合并于此，如同在此完全阐述。

Claims (20)

1.一种时钟生成电路，该时钟生成电路包括：
控制时钟生成电路，所述控制时钟生成电路将参考电压与第一反馈时钟信号和第二反馈时钟信号中的每一个进行比较以生成第一控制时钟信号和第二控制时钟信号；
第一时钟同步电路，所述第一时钟同步电路使所述第一反馈时钟信号和所述第二反馈时钟信号与所述第一控制时钟信号和所述第二控制时钟信号同步地转换；以及
第二时钟同步电路，所述第二时钟同步电路与所述第一反馈时钟信号和所述第二反馈时钟信号中的每一个转换的时间点同步地生成第一相位时钟信号和第二相位时钟信号。
2.根据权利要求1所述的时钟生成电路，其中，所述控制时钟生成电路包括：
第一控制时钟生成电路，所述第一控制时钟生成电路将所述第一反馈时钟信号的电压电平与所述参考电压的电压电平进行比较以生成所述第一控制时钟信号；以及
第二控制时钟生成电路，所述第二控制时钟生成电路将所述第二反馈时钟信号的电压电平与所述参考电压的电压电平进行比较以生成所述第二控制时钟信号。
3.根据权利要求2所述的时钟生成电路，其中，所述第一控制时钟生成电路和所述第二控制时钟生成电路中的每一个包括：
输入电路，所述输入电路接收、缓冲并输出所述第一反馈时钟信号和所述第二反馈时钟信号中的相应一个；以及
比较电路，所述比较电路将所述参考电压的电压电平和所述输入电路的输出信号的电压电平进行比较以输出所述第一控制时钟信号和所述第二控制时钟信号中的相应一个。
4.根据权利要求1所述的时钟生成电路，其中，所述第一时钟同步电路包括：
锁存电路，所述锁存电路基于所述第一控制时钟信号执行置位操作并且基于所述第二控制时钟信号执行复位操作；以及
初始化电路，所述初始化电路基于初始化信号对所述锁存电路进行初始化。
5.根据权利要求1所述的时钟生成电路，其中，所述第二时钟同步电路包括：
第一分频电路，所述第一分频电路接收所述第一反馈时钟信号并且对所述第一反馈时钟信号进行分频以生成所述第一相位时钟信号；以及
第二分频电路，所述第二分频电路接收所述第二反馈时钟信号并对所述第二反馈时钟信号进行分频以生成所述第二相位时钟信号。
6.一种电压生成电路，该电压生成电路包括：
时钟生成电路，所述时钟生成电路包括：控制时钟生成电路，所述控制时钟生成电路将参考电压与第一反馈时钟信号和第二反馈时钟信号中的每一个进行比较以生成第一控制时钟信号和第二控制时钟信号；第一时钟同步电路，所述第一时钟同步电路使所述第一反馈时钟信号和所述第二反馈时钟信号与所述第一控制时钟信号和所述第二控制时钟信号同步地转换；以及第二时钟同步电路，所述第二时钟同步电路与所述第一反馈时钟信号和所述第二反馈时钟信号中的每一个转换的时间点同步地生成第一相位时钟信号和第二相位时钟信号；以及
泵送电路，所述泵送电路基于所述第一相位时钟信号和所述第二相位时钟信号通过泵送操作来生成泵送电压。
7.根据权利要求6所述的电压生成电路，其中，所述泵送电路包括：
第一电容器，所述第一电容器接收所述第一相位时钟信号；
第二电容器，所述第二电容器接收所述第二相位时钟信号；以及
多个晶体管，所述多个晶体管联接至所述第一电容器和所述第二电容器并且具有交叉联接结构。
8.根据权利要求6所述的电压生成电路，其中，所述控制时钟生成电路包括：
第一控制时钟生成电路，所述第一控制时钟生成电路将所述第一反馈时钟信号的电压电平与所述参考电压的电压电平进行比较以生成所述第一控制时钟信号；以及
第二控制时钟生成电路，所述第二控制时钟生成电路将所述第二反馈时钟信号的电压电平与所述参考电压的电压电平进行比较以生成所述第二控制时钟信号。
9.根据权利要求8所述的电压生成电路，其中，所述第一控制时钟生成电路和所述第二控制时钟生成电路中的每一个包括：
输入电路，所述输入电路接收、缓冲并输出所述第一反馈时钟信号和所述第二反馈时钟信号中的相应一个；以及
比较电路，所述比较电路将所述参考电压的电压电平和所述输入电路的输出信号的电压电平进行比较以输出所述第一控制时钟信号和所述第二控制时钟信号中的相应一个。
10.根据权利要求6所述的电压生成电路，其中，所述第一时钟同步电路包括：
锁存电路，所述锁存电路基于所述第一控制时钟信号执行置位操作并且基于所述第二控制时钟信号执行复位操作；以及
初始化电路，所述初始化电路基于初始化信号对所述锁存电路进行初始化。
11.根据权利要求6所述的电压生成电路，其中，所述第二时钟同步电路包括：
第一分频电路，所述第一分频电路接收所述第一反馈时钟信号并且对所述第一反馈时钟信号进行分频以生成所述第一相位时钟信号；以及
第二分频电路，所述第二分频电路接收所述第二反馈时钟信号并对所述第二反馈时钟信号进行分频以生成所述第二相位时钟信号。
12.一种时钟生成电路，该时钟生成电路包括：
初始化控制电路，所述初始化控制电路基于控制脉冲信号生成在不同时间点转换的第一初始化信号和第二初始化信号；
第一时钟生成电路，所述第一时钟生成电路基于所述第一初始化信号通过同步操作来生成具有彼此不同的相位的第一相位时钟信号和第二相位时钟信号；以及
第二时钟生成电路，所述第二时钟生成电路基于所述第二初始化信号通过同步操作来生成具有彼此不同的相位的第三相位时钟信号和第四相位时钟信号。
13.根据权利要求12所述的时钟生成电路，其中，所述第一相位时钟信号至所述第四相位时钟信号具有彼此不同的相位。
14.根据权利要求12所述的时钟生成电路，其中，所述控制脉冲信号具有与目标相位时钟信号的一半周期相对应的信息。
15.根据权利要求14所述的时钟生成电路，其中，所述目标相位时钟信号对应于所述第一相位时钟信号。
16.根据权利要求12所述的时钟生成电路，
其中，所述控制脉冲信号包括与目标相位时钟信号的一半周期相对应的脉冲，并且
其中，所述初始化控制电路基于所述控制脉冲信号中所包括的所述脉冲的第一边沿来控制所述第一初始化信号转换的时间点，并且基于所述控制脉冲信号中所包括的所述脉冲的第二边沿来控制所述第二初始化信号转换的时间点。
17.根据权利要求12所述的时钟生成电路，其中，所述第一相位时钟信号和所述第二相位时钟信号具有与90度的量相对应的相位差，并且所述第三相位时钟信号和所述第四相位时钟信号具有与90度的量相对应的相位差。
18.根据权利要求12所述的时钟生成电路，其中，所述第一相位时钟信号和所述第三相位时钟信号具有与180度的量相对应的相位差。
19.根据权利要求12所述的时钟生成电路，其中，所述第一时钟生成电路包括：
控制时钟生成电路，所述控制时钟生成电路将参考电压与第一反馈时钟信号和第二反馈时钟信号中的每一个进行比较以生成第一控制时钟信号和第二控制时钟信号；
第一时钟同步电路，所述第一时钟同步电路基于所述第一初始化信号执行初始化操作，并且使所述第一反馈时钟信号和所述第二反馈时钟信号与所述第一控制时钟信号和所述第二控制时钟信号同步地转换；以及
第二时钟同步电路，所述第二时钟同步电路与所述第一反馈时钟信号和所述第二反馈时钟信号中的每一个转换的时间点同步地生成所述第一相位时钟信号和所述第二相位时钟信号。
20.根据权利要求12所述的时钟生成电路，其中，所述第二时钟生成电路包括：
控制时钟生成电路，所述控制时钟生成电路将参考电压与第一反馈时钟信号和第二反馈时钟信号中的每一个进行比较以生成第一控制时钟信号和第二控制时钟信号；
第一时钟同步电路，所述第一时钟同步电路基于所述第二初始化信号执行初始化操作，并且使所述第一反馈时钟信号和所述第二反馈时钟信号与所述第一控制时钟信号和所述第二控制时钟信号同步地转换；以及
第二时钟同步电路，所述第二时钟同步电路与所述第一反馈时钟信号和所述第二反馈时钟信号中的每一个转换的时间点同步地生成所述第三相位时钟信号和所述第四相位时钟信号。
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