TWI323980B - Delay locked loop - Google Patents

Delay locked loop Download PDF

Info

Publication number
TWI323980B
TWI323980B TW095134573A TW95134573A TWI323980B TW I323980 B TWI323980 B TW I323980B TW 095134573 A TW095134573 A TW 095134573A TW 95134573 A TW95134573 A TW 95134573A TW I323980 B TWI323980 B TW I323980B
Authority
TW
Taiwan
Prior art keywords
delay
block
clock
output
phase
Prior art date
Application number
TW095134573A
Other languages
English (en)
Other versions
TW200721685A (en
Inventor
Kyoung-Nam Kim
Hwang Hur
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW200721685A publication Critical patent/TW200721685A/zh
Application granted granted Critical
Publication of TWI323980B publication Critical patent/TWI323980B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

Description

1323980 九、發明說明： [發明所屬之技術領域】 本發明係有關於一種用於一電腦系統或一半導體裝置 (例如：~記憶體裝置）中之延遲閂鎖回路；以及更特別地 是有關於一種具有工作週期補償能力之延遲閂鎖回路 (DLL)。 【先前技術】 ' 在一高速同步半導體記億體裝置（例如：雙倍資料速率 同步動態隨機存取記憶體（DDR SDRAM))中，以同步於一外 部時脈信號方式將資料傳送至其它裝置（輸入或輸出）。亦 即，該高速同步半導體記憶體裝置（例如：該DDR SDRAM) 以不僅同步於該外部系統時脈信號之一上升邊緣而且亦同 步於它的一下降邊緣方式實施一輸入或輸出操作。通常， 在一包括一半導體記憶體之系統或電路中，使用一時脈信 號做爲一參考信號以便調整操作時序以保證穩定資料存取 及資料傳送而沒有任何錯誤。爲了穩定資料存取及資料傳 送’應該補償因資料傳送用之複數個元件的使用所發生之 延遲以確切地在時脈信號之邊緣或時脈信號之中間處設定 一資料輸出時序。 要控制該資料輸出時序同步於該外部時脈之變遷時 序，該同步半導體記億體裝置包括一時脈同步電路。該時 脈同步電路可以包括一鎖相回路（PLL)及/或一延遲閂鎖回 路（DLL)。通常’在該外部時脈之頻率不同於該半導體記億 體裝置中之一內部時脈的頻率之情況中，因爲該時脈同步 1323980 .-電路可調整在該半導體記憶體裝置中之一內部時脈的頻 率’所以使用該PLL。在該外部時脈之頻率相同於該半導 體記憶體裝置中之一內部時脈的頻率之情況中，通常使用 ' 該 DLL。 • 該延遲閂鎖回路藉由補償在一路徑中所發生之時脈偏 斜以產生一 DLL輸出時脈，其中該路徑具有一由一時脈路 徑及一資料路徑所估計之預定延遲量，而資料或該時脈信 號在該半導體記憶體裝置中經過該時脈路徑及該資料路 ^ 徑：然後，該DLL輸出時脈用以使資料輸入/輸出同步於外 部時脈。對於雜訊而言，該DLL比在一傳統裝置中所使用 PLL好的優點，以及因此，被廣泛地使用在該同步記億體 裝置（包括DDR SDRAM)中。最近，已廣泛地使用一暫存器 控制DLL。當電源關閉時，該暫存器控制dll爲了 一延遲 閂鎖狀態將一優先延遲量儲存在一暫存器中，以及當電源 打開時，該暫存器控制DLL爲了應用至一延遲閂鎖操作載 入該儲存延遲量，以便減少該延遲閂鎖狀態之初始時間。 ^ 當該半導體記憶體裝置操作較快時，可能使一輸入外 部時脈及一內部時脈失真。如果使該輸入外部時脈或該內 部時脈失真，則該延遲閂鎖回路可能產生瑕疵DLL時脈， 於是’該半導體記億體裝置可能因該瑕疵DLL時脈而不正 常地操作。再者，如果沒有使該輸入外部時脈及該內部時 脈失真，則該延遲閂鎖回路會在用以控制該內部時脈之延 遲量的操作中使DLL輸出時脈失真。此外，該等dll輸出 時脈之正確工作比係該半導體記憶體裝置之穩定操作的重 1323980 要因素。 料之有效 亦即，要 該半導體 部操作使 波形。爲 5 0之工作 閂鎖回路 脈緩衝器 相位比較 '、一工作 工作週期 合器60、 D C C混合 '所輸出之 DCC混合 及一外部 Clkinl 及 爲了最大化在該半導體記憶體裝置中輸出資 資料窗口，勻稱地形成在此所使用之內部時脈， 求該內部時脈之工作比應該爲50: 50。然而，在 記憶體裝置中，因爲一輸入時脈不是均稱的或內 工作比失真’所以該內部時脈可能不具有一勻稱 了克服有關內部時脈之工作比的失真以設定50 : 比’需要工作週期補償（DCC操作）。 第1圖係一實施工作週期補償之傳統延遲 (DLL)的方塊圖。 如所示，該傳統延遲閂鎖回路（DLL)包括一時 10、第一及第二延遲區塊40及40·、第一及第二 器20及20'、第一及第二延遲複製模型30及30 週期補償區塊以及第一及第二分相器。在此，該 補償區塊包括一DCC混合器50、一虛設DCC混 —DCC相位比較器80及一混合器控制器70。該 器50用以混合從該第一及第二延遲區塊40及40 兩個時脈。該虛設DCC混合器60可以相同於該 器50。 該時脈緩衝器10接收一外部時脈信號CLK 時脈互補信號CLKB以產生第一及第二內部時脈 Clkin2以及一參考時脈Ref_clk。 該第一及第二延遲比較器20及20’識別該延遲閂鎖回 路之輸入/輸出時脈間的相位差。詳而言之，該第一及第二 1323980 .延遲比較器20及20'分別比較該時脈緩衝器10所輸出之參 g 考時脈Re f_c lk的相位與該第一及第二延遲複製模型30及 ' 30_所輸出之第一及第二回授時脈fb及fb2的相位，藉以根 / 據該比較結果控制該第一及第二延遲區塊40及40_。 • 該第一及第二延遲區塊40及40_分別依據該第一及第 二延遲比較器20及20'之輸出控制該第一及第二內部時脈 Clkinl及Clkin2之延遲量以產生第一及第二延遲調整信號 Rising_CLK 及 Falling_CLK 〇 # 該第一及第二延遲複製模型30及30'延遲該工作週期 補償區塊之輸出有一預定量，其中該預定量係由該半導體 記憶體裝置中資料或該時脈信號所經過的一時脈路徑及資 料路徑來估計。亦即，該第一及第二延遲複製模型30及30_ 分別包括位於時脈信號路徑中之複製延遲元件：一路徑係 從一輸入接腳（亦即，在該晶片之內部）至該延遲區塊30, 以及另一路徑係從該延遲區塊30至一輸出接腳。 該DCC混合器50用以混合該第一延遲區塊40所輸出 ® 之第一延遲調整信號Rising_CLK及該第二延遲區塊40’所 輸出之第二延遲調整信號Falling_CLK，以便控制一工作 比，藉以設定一50 : 50工作比。 相似於該DCC混合器50，該虛設DCC混合器60(包括 相同於該DCC混合器50之元件）接收該第一延遲區塊40 所輸出之第一延遲調整信號Rising_CLK及該第二延遲區塊 40’所輸出之第二延遲調整信號Falling_CLK，藉以設定一 5 0 : 5 0工作比。
1323980 該混合器控制器70用以控制該DCC混合器50及該虛 設DCC混合器60以回應該DCC相位比較器80之輸出。 ' 該DCC相位比較器80比較該第一延遲區塊40所輸出 ，· 之第一延遲調整信號Rising_CLK與該第二延遲區塊4(V所 • 輸出之第二延遲調整信號Falling_CLK及決定該第一及第 二延遲調整信號Rising_CLK及FaIling_CLK之加權。在此， 該術語"加權"表示一用以依據該DCC相位比較器80之比較 結果增加一在該DCC混合器50或該虛設DCC混合器60中 • 所包括之反向器的大小之數値，其中該反向器耦接至該第 一及第二延遲調整信號Rising_CLK及Falling_CLK中之具 有超前於另一信號相位的一信號》 該第一及第二分相器接收該工作週期補償區塊之輸出 及輸出DLL時脈（例如：rclkdll及fclkdll)至外部電路。 以下，描述用以實施工作週期補償之傳統延遲閂鎖回 路（DLL)的操作。 該時脈緩衝器10接收該外部時脈信號CLK及該外部 ® 時脈互補信號CLKB以產生該第一及第二內部時脈Clkinl 及Clkin2。將該第一及第二內部時脈Clkinl及Clkin2輸入 至該第一及第二延遲區塊40及40_。將從該第一及第二延 遲區塊 40及 40_所輸出之第一及第二延遲調整信號 Rising_CLK及Falling_CLK輸入至該工作週期補償區塊； 補償該第一及第二延遲調整信號 Rising_CLK 及 Falling_CLK之工作週期。之後，經由該第一及第二延遲複 製模型30及30'回授該工作週期補償區塊之輸出以輸出成 1323980 爲該第一及第二回授時脈fb及fb2。如果該第一及第二回 授時脈fb及fb2之上升邊緣對應於該參考時脈Ref_cik之 上升邊緣，則該延遲閂鎖回路達成一延遲閂鎖狀態。 雖然相同時脈可輸入至該第一及第二延遲區塊4〇及 4(V’亦即，該第一及第二內部時脈cikinl及Clkin2具有相 同相位，但是該第二延遲區塊40'產生該輸入信號之反向信 號’以便該第一及第二延遲調整信號Rising_CLK及 Falling_CLK具有一相反相位，亦即，該第一及第二延遲調 整信號Rising_CLK及Falling_CLK之工作比係彼此相反 的。參考弟1圖’在該第—延遲區塊40'中具有一反向器以 反向該第二延遲調整信號Falling_CLK之工作比。例如：如 果該第一延遲區塊40在末端包括兩個反向器，則該該第二 延遲區塊40_在末端包括三個反向器。 在一初始操作時，該DCC混合器50使該第一延遲調 整信號Rising _CLK旁通，以便使該第一回授時脈fb配置 有該參考時脈Ref_clk。同樣地，該虛設DCC混合器60使 該第二延遲調整信號Falling_CLK旁通，以便該第二回授時 脈fb2具有相同於該第一回授時脈fb之延遲；使該虛設DCC 混合器60之輸出通過該第二延遲複製模型3(Τ。之後，如 果使該第二回授信號fb2配置有該參考時脈Ref_clk，則達 成該延遲閂鎖狀態》 第2圖係描述第1圖所示之DC C混合器的示意電路圖。 如圖所示，該DCC混合器接收該第一及第二延遲調整 信號Rising_CLK及Falling_CLK以混合它們的相位以回應 -10- 1323980 ^ .—混合控製信號mix及一加權選擇信號weigh匕sel。再者， 爲了減少電源消耗，該DCC混合器係由致能信號clkbuf_enb 及DCC_enb所控制。並且，電源信號VSSDL及VDDL用以 ' 調整在一內部節點’a·與該第一及第二延遲調整信號 - Rising_CLK及Falling_CLK間之反向器的大小。 該DCC混合器係熟習該項技藝者所熟知的；因此，在 此將省略該DCC混合器之結構及操作的詳細說明。 第3圖係顯示第1圖所示之傳統延遲閂鎖回路（DLL) • 的操作的時序圖》 如圖所示，在該延遲閂鎖回路以該第一及第二內部時 脈Clkinl及Clkin2之兩個回路達成該延遲閂鎖狀態後，該 第一延遲調整信號Rising_CLK之上升邊緣對應於該第二延 遲調整信號Falling _CLK之上升邊緣。然而，該第一及第二 延遲調整信號Rising_CLK及Falling_CLK之工作比係彼此 相反的。 之後，該DCC混合器50對該第一及第二延遲調整信 ® 號Rising_CLK及Falling_CLK實施一相位混合操作，以及 結果，該延遲閂鎖回路可獲得一具有精確50 ·· 50工作比之 工作補償時脈mU_out。根據該工作補償時脈，該第一分相 器產生該上升及下降DLL時脈rclkdll及fclkcfll至外部電 路。 如以上所述，在該延遲閂鎖回路中之兩個回路上，獨 立地實施該延遲閂鎖操作；因此，該第一內部時脈Clkinl 通過一回路之延遲量係不同於該第二內部時脈Clkin2通過 1323980 ..另一回路之延遲量。例如：如果一具有50%(50 : 50)工作比 之第一內部時脈Clkinl被閂鎖而沒有通過在一回路中之任 何延遲元件，則該第二內部時脈Clkin2爲了延遲閂鎖（亦 ’ 即，對應於該第一及第二延遲調整信號 Rising_CLK及 ' FallUg_CLK之上升邊緣）應該通過具有1/2 tCK延遲時間 (ITck表示該外部時脈之一週期）之延遲元件。 假設一電源電壓VDD之位準下降。即使該第一及第二 延遲調整信號Rising_CLK及Falling_CLK通過相同延遲元 ® 件，在一低電源電壓下之延遲量大於在一高電源電壓下之 延遲量。於是，在該低電源電壓下，該第一及第二延遲調 整信號Rising_CLK及Falling_CLK間之相位差變得較大。 第4圖係描述依據一電源電壓之減少在該第一及第二 延遲調整信號間之相位差的模擬波形，以及第5圖係描述 依據該電源電壓之變化該第一及第二延遲調整信號之失真 的波形。 參考第5及6圖，依據該電源電壓之增加或減少，在 ® 該第一及第二延遲調整信號Rising_CLK及Falling_CLK之 上升邊緣間具有一時序差。如果在該延遲閂鎖狀態後改變 該電源電壓，則在該第一及第二延遲調整信號Rising_CLK 及Falling_CLK間具有一相位差td。在此情況中，因爲根 據記第一及第二回授信號fb及fb2操作該第一及第二延遲 區塊40及40'，所以無法移除該相位差td。 第6圖係描述該DC C混合器50之輸出的失真以回應 該第一及第二延遲調整信號Rising_CLK及Falling_CLK間 -12- 1323980 •之相位差td的模擬波形。 參考第 6圖，如果該第一及第二延遲調整 Rising_CLK 及 Falling_CLK 間之相位差 td 爲 1/2 tCK， 再切換該上升及下降DLL時脈rclkdll及fclkdH。於是 果當在該延遲閂鎖狀態後改變該電源電壓時，該第一 二延遲調整信號Rising_CLK及Falling_CLK間之相位 是在一預定量以上，則該工作週期補償區塊無法適當 作。 【發明內容】 本發明之一目的在於提供一種具有工作週期補償 之延遲閂鎖回路，以及如果在達成一延遲閂鎖狀態後 該延遲閂鎖回路中之延遲區塊的輸出間之相位差超過 定量，則重置該延遲閂鎖回路。 依據本發明之一觀點，提供一種延遲閂鎖回路裝 該延遲閂鎖回路裝置包括一延遲閂鎖回路，該延遲閂 路包括一用以接收第一及第二時脈之工作週期補償器 及一重置控制區塊，用以在該延遲閂鎖回路達成一延 鎖狀態後該第一及第二時脈間之相位差超過一預定量 件下，重置該延遲閂鎖回路。 依據本發明之另一觀點，提供一種半導體記億 置’該半導體記億體裝置包括一延遲閂鎖回路，用以 —外部時脈，調整延遲時脈之工作週期比，以及產生 輸出時脈，藉以使回應一讀取命令之資料輸出的時序 於該外部時脈；以及一重置控制區塊，用以比較該等 信號 則不 :，如 及第 差td 地操 能力 ，在 —預 置， 鎖回 :以 遲閂 之條 體裝 延遲 / DLL 同步 延遲 -13- 1323980 .時脈之相位以重置該延遲閂鎖回路。 從下面配合所附圖式之特定實施例的描述將更佳了解 本發明之上述及其它目的以及特徵。 【實施方式】 以下，將參考所附圖式來詳細描述依據本發明之特定 實施例的一用於一半導體記億體裝置中之延遲閂鎖回路。 第7圖係依據本發明之一實施例的一包括一重置控制 器200之延遲閂鎖回路的方塊圖。 如圖所示，該延遲閂鎖回路包括一時脈緩衝器1〇〇、第 一及第二延遲區塊120及1201、第一及第二相位比較器110 及110'、第一及第二延遲複製模型130及130’、一重置控 制器200、一工作週期補償區塊以及第一及第二分相器。該 工作週期補償區塊包括一DCC混合器140、一虛設DCC混 合器150、一 DCC相位比較器170及一混合器控制器160。 該DCC混合器150用以混合該第一及第二延遲區塊120及 120'所輸出之兩個時脈。 該重置控制器200接收該第一及第二延遲調整信號 Rising_CLK及Falling_CLK，以及如果在該延遲閂鎖回路達 成一延遲閂鎖狀態後•該第一及第二延遲調整信號 Rising_CLK及Falling_CLK間之相位差超過一預定量，則 該重置控制器200重置在該延遲鎖回路中之第一及第二延 遲區塊120及1201 «在此，該預定量大於該延遲閂鎖回路 之運算抖動。術語"運算抖動"表示在用以達成一預定目的 之每一邏輯區塊的預定運算中所發生之不可避免的抖動。 -14- 1323980 除該重置控制器200之外，在該延遲閂鎖回路中所包 括之其它元件相似於第i圖所示之傳統延遲閂鎖回路的元 件。該時脈緩衝器100緩衝外部時脈CLK及CLKB以產生 第一及第二內部時脈 Clkinl及 Clkin2及一參考時脈 Ref_clk。該第一延遲區塊120用以延遲該第一內部時脈 Clkinl有一控制延遲量以產生該第一延遲調整信號 Rising_CLK。同樣地，該第二延遲區塊120'接收及延遲該 第二內部時脈Clkin2有一控制延遲量以產生該第二延遲調 整信號 Falling_CLK。 該DCC混合器140用以混合該第一及第二延遲調整信 號Rising_CLK及Falling_CLK之相位。同樣地，該虛設DCC 混合器 150用以混合該第一及第二延遲調整信號 Rising_CLK 及 Falling_CLK 之相位。將該 DCC 混合器 140 之輸出輸入至該第一延遲複製模型130,以及將該虛設DCC 混合器150之輸出輸入至該第二延遲複製模型130'。 該DCC相位比較器170比較該第一及第二延遲調整信 號Rising_CLK及Falling_CLK之相位以輸出一比較結果至 該混合器控制器160，以便控制該DCC混合器140及該虛 設DCC混合器150。該混合器控制器160根據該DCC相位 比較器170之比較結果控制該DCC混合器140及該虛設 DCC混合器150。 該第一及第二延遲複製模型130及1301延遲該工作週 期比較區塊之輸出有一預定量，該預定量係由在該半導體 記憶體裝置中之資料或該時脈信號所通過的一時脈路徑及 -15- 1323980 -資料路徑所估計。 該第一延遲複製模型130回授該DCC混合器140之輸 出以產生一第一回授時脈fb。該第一相位比較器110比較 該第一回授時脈fb之相位與該參考時脈Ref_clk之相位以 控制該第一延遲區塊120» 同樣地，該第二延遲複製模型1301回授該虛設DCC混 合器150之輸出以產生一第二回授時脈fb2,以及該第二相 位比較器110'比較該第二回授時脈fb2之相位與該參考時 脈Ref_clk之相位以控制該第二延遲區塊12(Τ。 第8圖係第7圖所示之重置控制器200的方塊圖》 如圖所示，該重置控制器200包括一相位差偵測器 210、一重置信號產生區塊2 20及一重置脈衝產生區塊230。 該相位差偵測器2 1 0偵測該第一及第二延遲調整信號 Rising_CLK：及Falling_CLK間之相位差以產生第一及第二 相位偵測信號coarse_dcc及coarse_reverse。該重置信號產 生器220產生一重置信號dll_reset以回應該工作週期補償 區塊之一致能信號DC C_enb及該相位差偵測器210之輸出 (亦即，該第一及第二相位偵測信號 coarse_dcc及 coarse_reverse)。該重置脈衝產生器230根據該重置信號 dll_reset 產生一重置脈衝信號 dll_reset_pulse。 第9圖係第8圖所示之相位差偵測器2 1 0的方塊圖。 如圖所示，該相位差偵測器2 1 0包括一第一延遲區塊 212，用以延遲該第二延遲調整信號FaHing_CLK有該預定 量之時間，該預定量大於該延遲閂鎖回路之運算抖動：一 1323980 第二延遲區塊214，用以延遲該第一延遲調整信號 Rising_CLK有該預定量之時間；一第一相位偵測器216, 用以產生一第一相位偵測信號coarse_dcc以回應該第一延 遲調整信號Rising_CLK及該第一延遲區塊212之輸出（亦 即，Falling_CLK_D);以及一第二相位偵測器218，用以產 生一第二相位偵測信號coarse_reverse以回應該第二延遲 調整信號Falling_CLK及該第二延遲區塊214之輸出（亦 即，Rising_CLK_D) » 如以上所述，該第一及第二延遲區塊212及214分別 具有大於一固有抖動（亦即，該延遲閂鎖回路之運算抖動） 之預定延遲量，其理由在於該固有抖動會使該第一及第二 延遲調整信號Rising_CLK及Falling_CLK無法對齊》 該第一相位偵測器2 1 6係一用以在該第一延遲調整信 號 Rising_CLK之上升邊緣的時間上取樣該第一延遲區塊 212藉由延遲該第二延遲調整信號Falling _CLK有一預定量 所形成之輸出（亦即，Falling_CLK__D)的狀態。相似於該第 —相位偵測器2 1 6，該第二相位偵測器2 1 8係一用以在該第 二延遲調整信號 Falling_CLK之上升邊緣的時間上取樣該 第二延遲區塊 214藉由延遲該第一延遲調整信號 Rising_CLK 有一預定量所形成之輸出（亦即， Rising_CLK_D)的狀態。 下面描述該相位差偵測器2 1 0之操作。 如果該第一延遲調整信號Rising_CLK超前該第二延遲 調整信號Falling-CLK，則該第一相位偵測器216產生具有 1323980 -低邏輯位準之第一相位偵測信號coarse_dcc。在此時，：^ 該第二延遲調整信號Fall ing_CLK之上升邊緣處，取樣該第 —延遲調整信號Rising_CLK成爲一高邏輯位準。該第二延 遲區塊214延遲該第一延遲調整信號Rising_CLK有一預定 • 量。如果該第一延遲區塊212之輸出（亦即，Falling_CLK_D彡 維持一高邏輯位準，則該第一及第二延遲調整信號 Rising_CLK及Falling_CLK間之相位差大於一預定量。於 是，該第一相位偵測器2 1 6產生具有低邏輯位準之第一相 ® 位偵測信號c 〇 a r s e _ d c c。 否則，如果該第二延遲調整信號Falling_CLK之相位超 前該第一延遲調整信號Rising_CLK之相位，則該第二相位 偵測器 2 1 8產生具有低邏輯位準之第二相位偵測信號 coarse_reverse。在此時，在該第一延遲調整信號Rising_CLK 之上升邊緣處，取樣該第二延遲調整信號Falling_CLK成爲 一高邏輯位準。該第一延遲區塊212延遲該第二延遲調整 信號Falling_CLK有一預定量。如果該第二延遲區塊214 ® 之輸出（亦即，Rising_CLK_D)維持一高邏輯位準，則該第 一及第二延遲調整信號Rising_CLK及Falling_CLK間之相 位差大於一預定量。於是，該第二相位偵測器2 1 8產生具 有低邏輯位準之第二相位偵測信號coarse_reverse。 亦即，如果從該第一及第二相位偵測器2 1 6及2 1 8所 輸出之第一及第二相位偵測信號 coarse_dcc 及 coarsejeverse中之一從一高邏輯位準變遷至—低邏輯位 準，則會重置該延遲閂鎖回路。
,S -18- 1323980 第10圖係描述第8圖所示之重置信號產生器220的示 意電路圖。 如圖所示，該重置信號產生器220包括一偵測輸入區 塊2 2 2 ’用以對該相位差偵測器2 10之輸出（亦即，該第一 及第二相位偵測信號coarse_dcc及coarse_reverse)實施一 預定邏輯運算；一切換區塊224’用以傳送該工作週期補償 區塊之致能信號DCC_enb以回應該偵測輸入區塊222之輸 出；以及一鎖存區塊226,用以鎖存該切換區塊224之輸出 以產生該重置信號dll_reset。 該偵測輸入區塊222包括一·第一反向器IV1，用以反向 該第一相位偵測器2 1 6之輸出（亦即，該第一相位偵測信號 coarse_dcc):—第二反向器IV2，用以反向該第二相位偵測 器218之輸出（亦即，該第二相位偵測信號coarse_reverse); 以及一邏輯NAND閘ND1，用以對該第一及第二反向器IV1 及IV2之輸出實施一邏輯NAND運算。 該切換區塊224包括一第三反向器IV3,用以反向該工 作週期補償區塊之致能信號DCC_enb ; — PMOS電晶體 MP，用以供應一電源電壓Vdd以回應該第三反向器IV3之 輸出；一第一 NMOS電晶體MN1，用以供應一接地電壓以 回應該第三反向器IV3之輸出：以及一第二NMOS電晶體 MM2，用以傳送該第一NMOS電晶體MN1之輸出以回應該 偵測輸入區塊222之輸出。將做爲該切換區塊224之輸出 的在該PMOS電晶體MP與該第二NMOS電晶體MN2間所 供應之預定電壓輸出至該鎖存區塊226中。 1323980 ._ 該鎖存區塊226包括一反向器鎖存電路LT，用以鎖存 該切換區塊224之輸出：以及一第四反向器IV4，用以反向 該反向器鎖存電路LT之輸出以產生該重置信號dn_reset » 下面將描述上述重置信號產生器220之操作。 • 如果達成該延遲閂鎖狀態，則該工作週期補償區塊之 致能信號從高邏輯位準變遷至低邏輯位準》然而，如果該 第一及第二相位偵測器2 1 6及2 1 8所輸出之第一及第二相 位偵測信號coarse_dcc及coarse_reverse中之一·從高邏輯位 ® 準變遷至低邏輯位準，則因爲使該第一及第二相位偵測信 號coarse_dcc及coarse_reverse分別通過該第一及第二反向 器IV1及IV2及藉由該邏輯NAND閘ND1之邏輯NAND運 算組合該第一及第二相位偵測信號 coarse_dcc及 coarse_reverse之反向信號，所以該偵測輸入區塊222之輸 出變成高邏輯位準。結果，該重置信號dll_re set從高邏輯 位準變遷至低邏輯位準。 第11圖係描述第8圖所示之重置脈衝產生器230的示 •意電路圖。 如圖所示，該重置脈衝產生器23 0包括一第一反向組 IV 5,該第一反向組IV 5包含幾數個串接反向器：以及一邏 輯NOR閘，用以接收該重置信號dll_reset及該第~反向組 IV5之輸出以形成該重置脈衝信號dll_reset_pulse。 如以上所述，參考第7至1 1圖，當在一延遲閂鎖狀態 後該第一及第二延遲調整信號Rising_CLK及Falling__CLIC 間具有一相位差時，該重置控制器200可重置該延遲閂鎖 -20 - 1323980 回路，以及該延遲閂鎖回路可在數個週期內再次達成該延 遲閂鎖狀態。 在達成一延遲問鎖狀態之後，如果在該延遲閂鎖回路 中之延遲區塊的輸出間之相位差大於一預定量，則具有工 作週期補償能力之本發明重置該延遲閂鎖回路以再次爲了 該延遲閂鎖狀態實施操作。 本申請案包含關於分別在2005年9月29日及2006年 5月3 1日向韓國專利局所提出之韓國專利申請案第KR 10-2005-0091681 號及第 KR 10-2006-0049120 號的標的，在 此以提及方式倂入上述專利申請案之整個內容。 雖然已以某些特定實施例來描述本發明，但是熟習該 項技藝者將明顯易知在不脫離下面請求項所界定之本發明 的精神及範圍內可以實施各種變化及修改。 【圖式簡單說明】 第1圖係一實施工作週期補償之傳統延遲閂鎖回路 (DLL)的方塊圖； 第2圖係第1圖所示之DCC混合器的示意電路圖； 第3圖係顯示第1圖所示之傳統延遲閂鎖回路（DLL) 的操作之時序圖； 第4圖係描述依據一電源電壓之減少在該第一及第二 延遲調整信號間之相位差的模擬波形： 第5圖係描述依據該電源電壓之變化該第一及第二延 遲調整信號之失真的波形； 第6圖係描述該DCC混合器之輸出的失真以回應第1 1323980 圖所示之第一及第二延遲調整信號間的相位差之模擬波 形；
第 7 圖 係依據 !本 發 明 之 一實施例的一 包括一重 置 控 制 器之 延 遲 閂 鎖回路 的 方 塊 圖 * 第 8 圖 係第7 圖 所 示 之 重置控制器的 方塊圖； 第 9 圖 係第8 圖 所 示 之 相位差偵測器 的方塊圖 t 第 1 0 圖係第 8 圖 所 示 之重置信號產 生器的示 nrr. 電 路 圖， 以 及 第 1 1 圖係第 8 ΙαΓΙ 圖 所 示 之重置脈衝產 生器的不 意 電 路 圖。 【主 要 元 件 符號說 明 ] 10 時 脈 緩 衝 器 20 第 — 相 位 比較器 20' 第 二 相 位 比較器 30 第 一 延 遲 複製模型 30' 第 二 延 遲 複製模型 40 第 一 延 遲 區塊 40' 第 二 延 遲 區塊 50 DCC 混 合 器 60 虛 設 DCC 混合器 70 混 合 器 控 制器 80 DCC 相 位 比較器 100 時 脈 緩 衝 器 110 第 一 相 位 比較器
-22- 1323980
1 10' 第二 120 第一 120' 第二 130 第一 130' 第二 140 DCC 150 虛設 160 混合 170 DCC 200 重置 210 相位 212 第一 214 第二 216 第一 2 18 第二 220 重置 222 偵測 224 切換 226 鎖存 230 重置 CLK 外部 CLKB 外部 clkbuf_enb 致能 Clkinl 相位比較器 延遲區塊 延遲區塊 延遲複製模型 延遲複製模型 混合器 DCC混合器 器控制器 相位比較器 控制器 差偵測器 延遲區塊 延遲區塊 相位偵測器 相位偵測器 信號產生區塊 輸入區塊 區塊 區塊 脈衝產生區塊 時脈信號 時脈互補信號 信號 第一內部時脈 1323980
Clkin2 第二內部時脈 coarse_dcc 第一相位偵測信號 coarse_reverse 第二相位偵測信號 DCC_enb 致能信號 dll_reset 重置信號 dll_reset_pul se 重置脈衝信號 Falling_CLK 第二延遲調整信號 Falling_CLK_D 第一延遲區塊212之輸出 fb 第一回授時脈 fb2 第二回授時脈 fclkdll DLL時脈 IV 1 第一反向器 IV2 第二反向器 IV3 第三反向器 IV4 第四反向器 IV5 第一反向組 LT 反向器鎖存電 mix 混合控製信號 m i x _〇 u t 工作補償時脈 MN 1 第一NMOS電晶體 MN2 第二NMOS電晶體 MP PMOS電晶體 ND 1 邏輯N A N D閘 r c 1 kd 11 DLL時脈 1323980 R e f _c 1 k 參 Rising_CLK 第 Rising_CLK_D 第 td 相 Vdd 電 VDD 電 VDDL 電 VSSDL 電 weight_sel 加
考時脈 一延遲調整信號 —延遲區塊214之輸出 位差 源電壓 源電壓 源信號 源信號 權選擇信號
-25 -

Claims (1)

1323980 十、申請專利範圍： ι.~種延遲閂鎖回路裝置，包括： 一延遲閂鎖回路，該延遲閂鎖回路包括一用以接收第 —及第二時脈之工作週期補償器；以及 9 • 一重置控制裝置，用以在該延遲閂鎖回路達成一延遲 閂鎖狀態後，假如在該第一及第二時脈間之相位差大於 一預定量，重置該延遲閂鎖回路° 2.如申請專利範圍第1項之延遲閂鎖回路裝置，其中該重 ® 置控制裝置包括： 一相位差偵測區塊，用以偵測在該第一與第二時脈間 之相位差： —重置信號產生區塊，用以產生—重置信號以回應該 工作週期補償器之一致能信號及從該相位差偵測區塊之 輸出；以及 一重置脈衝產生區塊，用以根據該重置信號產生一重 置脈衝信號。 ® 3.如申請專利範圍第2項之延遲閂鎖回路裝置，其中該預 定量大於該延遲閂鎖回路之運算抖動。 4.如申請專利範圍第2項之延遲閂鎖回路裝置，其中該相 位差偵測區塊包括： 一第一延遲區塊，用以延遲該第二時脈預定量，該預 定量大於該延遲閂鎖回路之運算抖動； 一第二延遲區塊，用以延遲該第一時脈該預定量； —第一相位偵測器，用以產生一第一相位偵測信號以 S -26 - 1323980 回應該第一時脈及該第一延遲區塊之輸出；以及 一第二相位偵測器，用以產生一第二相位偵測信號以 回應該第二時脈及該第二延遲區塊之輸出。 5. 如申請專利範圍第4項之延遲閂鎖回路裝置，其中該重 置信號產生區塊包括： 一偵測輸入區塊，用以對該相位差偵測區塊之輸出實 施一預定邏輯運算； 一切換區塊，用以傳送該工作週期補償器之致能信號 以回應該偵測輸入區塊之輸出；以及 一鎖存區塊，用以鎖存該切換區塊之輸出以產生該重 置信號。 6. 如申請專利範圍第5項之延遲閂鎖回路裝置，其中該偵 測輸入區塊包括： —第一反向器，用以反向該第一相位偵測器之輸出； 一第二反向器，用以反向該第二相位偵測器之輸出： 以及 一邏輯NAND閘，用以對該第一及第.二反向器之輸出 實施一邏輯NAND運算。 7. 如申請專利範圍第5項之延遲閂鎖回路裝置，其中該切 換區塊包括： 一第三反向器，用以反向該工作週期補償器之致能信 Or& · m， —PMOS電晶體，用以供應一電源電壓以回應該第三反 向器之輸出； -27 - 1323980 一第一NMOS電晶體，用以供應一接地電壓以回應該 第三反向器之輸出；以及 —第二NM0S電晶體，用以傳送該第一NM0S電晶體 ' 之輸出以回應該偵測輸入區塊之輸出， I - 其中在該PM0S電晶體與該第二NM0S電晶體間所供應 之一預定電壓爲當做該切換區塊之輸出的輸出。 8. 如申請專利範圍第5項之延遲閂鎖回路裝置，其中該鎖 存區塊包括： # —反向器鎖存電路，用以鎖存該切換區塊之輸出；以及 一第四反向器，用以反向該反向器鎖存電路之輸出以產 生該重置信號。 9. 如申請專利範圍第4項之延遲閂鎖回路裝置，其中該重 置脈衝產生區塊包括： 一第一反向組，包含奇數個串接反向器；以及 一邏輯NOR閘，用以接收該重置信號及該第一反向組 之輸出以形成該重置脈衝信號。 ® 10.如申請專利範圍第1項之延遲閂鎖回路裝置，其中該延 遲閂鎖回路包括： 一第一延遲區塊，用以產生該第一時脈；以及 —第二延遲區塊，用以產生該第二時脈， 其中該重置控制裝置控制該第一及第二延遲區塊，藉 以重置該延遲閂鎖回路。 11.如申請專利範圍第2項之延遲閂鎖回路裝置，其中該延 遲閂鎖回路包括： -28 - 1323980* —第一延遲區塊’用以產生該第一時脈；以及 一第二延遲區塊，用以產生該第二時脈， 其中該重置脈衝信號重置該第一及第二延遲區塊。 12.如申請專利範圍第1項之延遲閂鎖回路裝置，其中該延 遲閂鎖回路包括： 一時脈緩衝器，用以緩衝一外部時脈以產生第一及第 二內部時脈及一參考時脈； 一第一延遲區塊，用以延遲該第一內部時脈一被控制 的延遲量以產生該第一時脈； —第二延遲區塊，用以延遲該第二內部時脈一被控制 的延遲量以產生該第二時脈： —DCC混合器，用以混合該第一及第二時脈之相位； 一虛設DCC混合器，用以混合該第一及第二時脈之相 位； ’ 一 DCC相位比較器，用以比較該第一及第二時脈之相 位： 一混合器控制器，用以根據該DCC相位比較器之比較 結果控制該DCC混合器及該虛設DCC混合器： —第一延遲複製模型，用以回授該DCC混合器之輸出 以產生一第一回授時脈； —第一相位比較器，用以比較該第一回授時脈之相位 與該參考時脈之相位以控制該第一延遲區塊； 一第二延遲複製模型，用以回授該虛設DCC混合器之 輸出以產生一第二回授時脈：以及 1323980* —第二相位比較器，用以比較該第二回授時脈之相位 與該參考時脈之相位以控制該第二延遲區塊。 π. —種半導體記億體裝置，包括： —延遲閂鎖回路，用以延遲一外部時脈，調整延遲時 4 • 脈之工作週期比，以及產生DLL輸出時脈，藉以使回應 —讀取命令之資料輸出的時序同步於該外部時脈；以及 —重置控制裝置，用以比較該等延遲時脈之相位以在 一延遲閂鎖狀態後重置該延遲閂鎖回路。 ® 14.如申請專利範圍第13項之半導體記憶體裝置，其中該重 置控制裝置包括： 一相位差偵測區塊，用以偵測在該等延遲時脈間之相 位差： —重置信號產生區塊，用以產生一重置信號以回應工 作週期補償區塊之一致能信號及自該相位差偵測區塊之 輸出：以及 一重置脈衝產生區塊，用以根據該重置信號產生一重 ® 置脈衝信號。 15. 如申請專利範圍第14項之半導體記憶體裝置，其中該預 定量大於該延遲閂鎖回路之運算抖動。 16. 如申請專利範圍第14項之半導體記憶體裝置，其中該相 位差偵測區塊包括： 一第一延遲區塊，用以延遲該第二時脈預定量，該預 定量大於該延遲閂鎖回路之運算抖動： 一第二延遲區塊，用以延遲該第一時脈該預定量； ··: S -30 - 1323980 一第一相位偵測器，用以產生一第一相位偵測信號以 回應該第一時脈及該第一延遲區塊之輸出：以及 一第二相位偵測器’用以產生一第二相位偵測信號以 回應該第二時脈及該第二延遲區塊之輸出。 • 17.如申請專利範圍第14項之半導體記憶體裝置，其中該重 置信號產生區塊包括： 一偵測輸入區塊，用以對該相位差偵測區塊之輸出實 施一預定邏輯運算； Φ —切換區塊’用以傳送該工作週期補償器之致能信號 以回應該偵測輸入區塊之輸出；以及 一鎖存區塊’用以鎖存該切換區塊之輸出以產生該重 置信號》 18. 如申請專利範圍第13項之半導體記憶體裝置，其中該延 遲閂鎖回路包括： —延遲閂鎖區塊，用以控制該外部時脈之延遲量以產 生該等延遲時脈：以及 ® 一工作週期補償區塊，用以調整該等延遲時脈之工作 週期比。 19. 如申請專利範圍第18項之半導體記憶體裝置，其中工作 週期補償區塊包括： —DCC混合器，用以混合該第一及第二時脈之相位； —虛設DCC混合器’用以混合該第一·及第二時脈之相 位； —DCC相位比較器，用以比較該第一及第二時脈之相 1323980' 位；以及 一混合器控制器，用以根據該D C C相位比較器之比較 結果控制該DCC混合器及該虛設DCC混合器。 20.如申請專利範圍第18項之半導體記憶體裝置，其中該延 遲閂鎖區塊包括： 一時脈緩衝器，用以緩衝一外部時脈以產生第一及第 二內部時脈及一參考時脈； 一第一延遲區塊，用以延遲該第一內部時脈一被控制 之延遲量以產生該第一時脈； 一第二延遲區塊，用以延遲該第二內部時脈一被控制 之延遲量以產生該第二時脈； 一第一延遲複製模型，用以回授該工作週期補償區塊 之輸出以產生一第一回授時脈； —第一相位比較器，用以比較該第一回授時脈之相位 與該參考時脈之相位以控制該第一延遲區塊； —第二延遲複製模型，用以回授該工作週期補償區塊 之輸出以產生一第二回授時脈；以及 一第二相位比較器，用以比較該第二回授時脈之相位 與該參考時脈之相位以控制該第二延遲區塊。 -32 - £ >
TW095134573A 2005-09-29 2006-09-19 Delay locked loop TWI323980B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20050091681 2005-09-29
KR1020060049120A KR100810070B1 (ko) 2005-09-29 2006-05-31 지연고정루프

Publications (2)

Publication Number Publication Date
TW200721685A TW200721685A (en) 2007-06-01
TWI323980B true TWI323980B (en) 2010-04-21

Family

ID=37959479

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095134573A TWI323980B (en) 2005-09-29 2006-09-19 Delay locked loop

Country Status (5)

Country Link
US (1) US7358784B2 (zh)
JP (1) JP4846501B2 (zh)
KR (1) KR100810070B1 (zh)
CN (1) CN1941633B (zh)
TW (1) TWI323980B (zh)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6470060B1 (en) * 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
JP4106383B2 (ja) * 2006-06-08 2008-06-25 インターナショナル・ビジネス・マシーンズ・コーポレーション 遅延比率調整回路、遅延パルス生成回路及びパルス幅変調パルス信号発生装置。
KR100801741B1 (ko) * 2006-06-29 2008-02-11 주식회사 하이닉스반도체 지연고정루프
US7269524B1 (en) * 2006-06-30 2007-09-11 Inapac Technology, Inc. Delay lock loop delay adjusting method and apparatus
KR100854496B1 (ko) * 2006-07-03 2008-08-26 삼성전자주식회사 지연 동기 루프 및 이를 구비한 반도체 메모리 장치
KR100838376B1 (ko) * 2006-08-24 2008-06-13 주식회사 하이닉스반도체 전원전압 변동에 대비한 디엘엘장치.
KR100807113B1 (ko) * 2006-09-29 2008-02-26 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
JP2008099002A (ja) * 2006-10-12 2008-04-24 Elpida Memory Inc Ｄｌｌ回路
KR100845808B1 (ko) * 2007-06-28 2008-07-14 주식회사 하이닉스반도체 클럭 미스매치 보정 회로 및 이를 포함하는 디엘엘 회로
JP2009089391A (ja) 2007-09-28 2009-04-23 Hynix Semiconductor Inc フリップフロップ及びこれを用いたデューティ比補正回路
KR100968415B1 (ko) * 2007-09-28 2010-07-07 주식회사 하이닉스반도체 플립 플롭 및 이를 이용한 듀티 비 보정 회로
JP5448324B2 (ja) * 2007-10-23 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路及びこれを備える半導体装置、並びに、データ処理システム
KR100884590B1 (ko) * 2007-11-02 2009-02-19 주식회사 하이닉스반도체 지연고정회로, 반도체 장치, 반도체 메모리 장치 및 그의 동작방법
KR100881715B1 (ko) * 2007-11-02 2009-02-06 주식회사 하이닉스반도체 지연고정루프 및 그의 동작방법
US7733141B2 (en) * 2007-11-02 2010-06-08 Hynix Semiconductor Inc. Semiconductor device and operating method thereof
KR100956771B1 (ko) * 2007-12-11 2010-05-12 주식회사 하이닉스반도체 디엘엘 클럭 생성 회로
KR100929653B1 (ko) * 2008-04-15 2009-12-03 주식회사 하이닉스반도체 레지스터 제어형 지연고정루프회로
KR100949272B1 (ko) * 2008-07-10 2010-03-25 주식회사 하이닉스반도체 반도체 소자와 그의 구동 방법
CN102386896B (zh) * 2008-08-07 2014-04-30 联咏科技股份有限公司 重置信号过滤器
KR100930416B1 (ko) * 2008-08-11 2009-12-08 주식회사 하이닉스반도체 반도체 집적 회로 및 그 제어 방법
KR100954108B1 (ko) * 2008-09-02 2010-04-27 주식회사 하이닉스반도체 지연고정루프회로
JP2010088108A (ja) * 2008-09-08 2010-04-15 Elpida Memory Inc Ｄｌｌ回路及びその制御方法
KR101018690B1 (ko) * 2008-10-31 2011-03-04 주식회사 하이닉스반도체 반도체 장치
KR101022674B1 (ko) * 2008-12-05 2011-03-22 주식회사 하이닉스반도체 지연고정루프회로 및 그 동작방법
KR101027679B1 (ko) * 2008-12-23 2011-04-12 주식회사 하이닉스반도체 Ｄｌｌ 회로
US8283984B2 (en) * 2009-07-17 2012-10-09 Real Tek Semiconductor Corp. Method and apparatus of phase locking for reducing clock jitter due to charge leakage
KR101128961B1 (ko) 2010-01-29 2012-03-27 주식회사 하이닉스반도체 반도체 장치
JP2011199617A (ja) * 2010-03-19 2011-10-06 Elpida Memory Inc クロック生成回路及びこれを備える半導体装置、並びに、クロック信号の生成方法
KR101083639B1 (ko) * 2010-03-29 2011-11-16 주식회사 하이닉스반도체 반도체 장치 및 그 동작 방법
US8378724B2 (en) * 2010-12-22 2013-02-19 Silicon Laboratories Inc. Controlling a frequency locked loop
KR101201872B1 (ko) * 2011-02-22 2012-11-15 에스케이하이닉스 주식회사 위상 제어 회로
US8310292B1 (en) * 2011-07-13 2012-11-13 Nanya Technology Corp. Method for resetting DLL with frequency change application
KR101771980B1 (ko) * 2011-10-20 2017-08-30 에스케이하이닉스 주식회사 위상 혼합 회로 및 이를 포함하는 지연고정루프
KR102016532B1 (ko) 2012-07-16 2019-09-02 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
KR101995389B1 (ko) * 2013-08-20 2019-07-02 에스케이하이닉스 주식회사 위상 혼합 회로, 이를 포함하는 반도체 장치 및 반도체 시스템
US9553594B1 (en) 2015-12-15 2017-01-24 Freescale Semiconductor, Inc. Delay-locked loop with false-lock detection and recovery circuit
KR102521756B1 (ko) * 2016-06-22 2023-04-14 삼성전자주식회사 반도체 메모리 장치의 지연 회로, 반도체 메모리 장치 및 이의 동작 방법
US9912328B1 (en) * 2016-08-23 2018-03-06 Micron Technology, Inc. Apparatus and method for instant-on quadra-phase signal generator
TWI616669B (zh) * 2017-02-07 2018-03-01 國立中山大學 正交自我注入鎖定雷達
US10148257B1 (en) * 2018-04-19 2018-12-04 Realtek Semiconductor Corp. Method and apparatus for generating twenty-five percent duty cycle clock
US10256800B1 (en) * 2018-06-12 2019-04-09 Winbond Electronics Corp. Delay-locked loop circuit and selection method of unit coarse delay thereof
US10644868B2 (en) 2018-09-12 2020-05-05 Texas Instruments Incorporated Frequency/phase lock detector for clock and data recovery circuits
KR20210126821A (ko) * 2020-04-10 2021-10-21 삼성전자주식회사 반도체 장치
US11018680B1 (en) * 2020-07-15 2021-05-25 Keysight Technologies, Inc. Phase lock loops (PLLS) and methods of initializing PLLS

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100326809B1 (ko) * 1999-04-09 2002-03-04 박종섭 딜레이 동기회로
US6262608B1 (en) * 1999-05-21 2001-07-17 Parthus Technologies Plc Delay locked loop with immunity to missing clock edges
KR100331562B1 (ko) * 1999-11-29 2002-04-06 윤종용 지연 동기 루프 회로 및 내부 클럭 신호 발생 방법
TW439363B (en) * 2000-01-26 2001-06-07 Via Tech Inc Delay device using a phase lock circuit for calibrating and its calibrating method
US6586979B2 (en) * 2001-03-23 2003-07-01 Micron Technology, Inc. Method for noise and power reduction for digital delay lines
US6937680B2 (en) * 2001-04-24 2005-08-30 Sun Microsystems, Inc. Source synchronous receiver link initialization and input floating control by clock detection and DLL lock detection
KR100527399B1 (ko) 2002-05-10 2005-11-15 주식회사 하이닉스반도체 반도체메모리장치의 디엘엘구동회로
US6680874B1 (en) * 2002-08-29 2004-01-20 Micron Technology, Inc. Delay lock loop circuit useful in a synchronous system and associated methods
KR100486256B1 (ko) 2002-09-04 2005-05-03 삼성전자주식회사 듀티사이클 보정회로를 구비하는 반도체 메모리 장치 및상기 반도체 메모리 장치에서 클럭신호를 보간하는 회로
KR100486268B1 (ko) 2002-10-05 2005-05-03 삼성전자주식회사 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법
KR100500929B1 (ko) * 2002-11-27 2005-07-14 주식회사 하이닉스반도체 지연 고정 루프 회로
KR100507873B1 (ko) * 2003-01-10 2005-08-17 주식회사 하이닉스반도체 듀티 보정 회로를 구비한 아날로그 지연고정루프
KR100515071B1 (ko) * 2003-04-29 2005-09-16 주식회사 하이닉스반도체 디엘엘 장치
KR100543910B1 (ko) * 2003-05-30 2006-01-23 주식회사 하이닉스반도체 디지털 지연고정루프 및 그의 제어 방법
KR100540485B1 (ko) * 2003-10-29 2006-01-10 주식회사 하이닉스반도체 듀티 보정 전압 발생 회로 및 방법
KR100514414B1 (ko) 2003-11-20 2005-09-09 주식회사 하이닉스반도체 지연 동기 루프
KR100605588B1 (ko) * 2004-03-05 2006-07-28 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법
KR100711547B1 (ko) * 2005-08-29 2007-04-27 주식회사 하이닉스반도체 지연 고정 루프
US7285996B2 (en) * 2005-09-30 2007-10-23 Slt Logic, Llc Delay-locked loop

Also Published As

Publication number Publication date
TW200721685A (en) 2007-06-01
CN1941633B (zh) 2010-05-12
KR100810070B1 (ko) 2008-03-06
CN1941633A (zh) 2007-04-04
KR20070036641A (ko) 2007-04-03
US7358784B2 (en) 2008-04-15
JP4846501B2 (ja) 2011-12-28
JP2007097182A (ja) 2007-04-12
US20070069781A1 (en) 2007-03-29

Similar Documents

Publication Publication Date Title
TWI323980B (en) Delay locked loop
KR100811263B1 (ko) 듀티사이클 보정회로 및 이를 이용한 지연고정루프 회로
JP4868353B2 (ja) 遅延固定ループ
KR100701423B1 (ko) 듀티 보정 장치
KR100954117B1 (ko) 지연 고정 루프 장치
JP5149076B2 (ja) 遅延固定ループ
WO2009154906A2 (en) Apparatus and method for multi-phase clock generation
TW200307397A (en) Digital DLL apparatus for correcting duty cycle and method thereof
US7099232B2 (en) Delay locked loop device
TW200945788A (en) Delayed locked loop circuit
US7298189B2 (en) Delay locked loop circuit
US7605624B2 (en) Delay locked loop (DLL) circuit for generating clock signal for memory device
Lee et al. Digitally-controlled DLL and I/O circuits for 500 Mb/s/pin/spl times/16 DDR SDRAM
US7902899B2 (en) Apparatus and method of generating reference clock for DLL circuit
KR20100062547A (ko) 지연고정루프회로
JP3888792B2 (ja) クロック発生回路
US8638137B2 (en) Delay locked loop
US7656207B2 (en) Delay locked loop circuit having coarse lock time adaptive to frequency band and semiconductor memory device having the delay locked loop circuit
KR100896461B1 (ko) 반도체 소자 및 그 동작방법
KR100915808B1 (ko) 지연고정루프 회로의 지연 회로 및 지연 방법
KR100834397B1 (ko) 내부클럭을 테스트할 수 있는 반도체 메모리 장치
KR100845808B1 (ko) 클럭 미스매치 보정 회로 및 이를 포함하는 디엘엘 회로
JP2004078657A (ja) メモリシステム及びメモリモジュール
KR20080035365A (ko) 지연고정루프회로