TW202415961A - 比較器檢測電路及其檢測方法 - Google Patents
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- 238000012360 testing method Methods 0.000 title abstract description 18
- 230000002159 abnormal effect Effects 0.000 claims abstract description 74
- 238000001514 detection method Methods 0.000 claims description 68
- 238000012545 processing Methods 0.000 claims description 24
- 230000005856 abnormality Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 6
- 101100233916 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) KAR5 gene Proteins 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 238000002360 preparation method Methods 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 101001121408 Homo sapiens L-amino-acid oxidase Proteins 0.000 description 2
- 102100026388 L-amino-acid oxidase Human genes 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 101000827703 Homo sapiens Polyphosphoinositide phosphatase Proteins 0.000 description 1
- 102100023591 Polyphosphoinositide phosphatase Human genes 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
本發明提供一種比較器檢測電路及其檢測方法。比較器檢測電路包括切換電路、比較器與判斷電路。切換電路接收第一訊號、第二訊號與切換訊號，並依據切換訊號將第一訊號與第二訊號中的一者輸出為第一輸入訊號以及將第一訊號與第二訊號中的另一者輸出為第二輸入訊號。比較器比較第一輸入訊號與第二輸入訊號以產生輸出訊號。判斷電路基於切換訊號與輸出訊號判斷比較器是否異常以產生異常旗標。
Description
本發明是有關於一種檢測電路，且特別是有關於一種比較器檢測電路及其檢測方法。
傳統上，類比比較器具有正負兩個類比電壓輸入以及一個數位輸出，數位輸出可以指示正端類比電壓輸入的電壓比負端類比電壓輸入的電壓高或低。一般來說，類比比較器反應速度快，可用以監控系統是否過壓或過流。如果系統有過壓或過流的狀況，可以立即通知系統啟動保護機制，也可以透過兩端輸入電壓得知輸入的電壓是否已經到了預期的電壓，作為系統控制的參考依據。因此，考量到系統安全，使類比比較器具備自我檢測功能是必要的。然而，由於類比比較器在應用上需要滿足高反應速度，所以自我檢測的時間要儘量短，避免影響系統的正常運作。
本發明提供一種比較器檢測電路及其檢測方法，用以對比較器進行自我檢測，以判斷比較器是否異常。
本發明的實施例提供一種比較器檢測電路。比較器檢測電路包括切換電路、比較器與判斷電路。切換電路接收第一訊號、第二訊號與切換訊號，並依據切換訊號將第一訊號與第二訊號中的一者輸出為第一輸入訊號以及將第一訊號與第二訊號中的另一者輸出為第二輸入訊號。比較器耦接切換電路，比較器比較第一輸入訊號與第二輸入訊號以產生輸出訊號。判斷電路耦接切換電路與比較器，判斷電路基於切換訊號與輸出訊號判斷比較器是否異常以產生異常旗標。
本發明的實施例提供一種檢測方法，適用於比較器檢測電路，比較器檢測電路包括切換電路、比較器與判斷電路。檢測方法包括：藉由切換電路接收第一訊號、第二訊號與切換訊號，並依據切換訊號將第一訊號與第二訊號中的一者輸出為第一輸入訊號以及將第一訊號與第二訊號中的另一者輸出為第二輸入訊號。藉由比較器比較第一輸入訊號與第二輸入訊號以產生輸出訊號。藉由判斷電路基於切換訊號與輸出訊號判斷比較器是否異常以產生異常旗標。
基於上述，在本發明一些實施例中，藉由交換比較器中兩個輸入端的輸入訊號而判斷比較器的輸出訊號在輸入訊號交換前後是否不同，從而得知比較器是否異常。由於比較器檢測電路可完全由硬體電路實現，可縮短自檢時間，避免影響系統運作，提升系統可靠度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接(或連接)」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接(或連接)於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖1是依據本發明一實施例所繪示的比較器檢測電路的方塊圖。請參照圖1，比較器檢測電路10包括但不限於切換電路110、比較器120與判斷電路130。比較器檢測電路10接收第一訊號PX、第二訊號NX與切換訊號ALT，比較器檢測電路10依據第一訊號PX、第二訊號NX與切換訊號ALT對比較器120進行自我檢測，以判斷比較器120是否異常，並基於判斷結果產生異常旗標EF，作為比較器檢測電路10的檢測結果，供後續應用。
切換電路110接收第一訊號PX、第二訊號NX與切換訊號ALT，切換電路110依據切換訊號ALT將第一訊號PX與第二訊號NX中的一者輸出為第一輸入訊號IN1，並將第一訊號PX與第二訊號NX中的另一者輸出為第二輸入訊號IN2。在一實施例中，當切換訊號ALT為低邏輯準位時，切換電路110將第一訊號PX作為第一輸入訊號IN1輸出至比較器120的非反相輸入端上，並將第二訊號NX作為第二輸入訊號IN2輸出至比較器120的反相輸入端上。當切換訊號ALT為高邏輯準位時，切換電路110將第一訊號PX作為第二輸入訊號IN2輸出至比較器120的反相輸入端上，並將第二訊號NX作為第一輸入訊號IN1輸出至比較器120的非反相輸入端上。切換訊號ALT的邏輯準位僅為示意，不限於此。換句話說，切換電路110依據切換訊號ALT的轉態而交換提供至比較器120的兩個輸入端的第一訊號PX、第二訊號NX。關於切換電路110中切換動作的實施細節，將於後文詳述。
比較器120耦接切換電路110，比較器120包括非反相輸入端、反相輸入端與輸出端。比較器120從非反相輸入端接收第一輸入訊號IN1，從反相輸入端接收第二輸入訊號IN2。比較器120比較第一輸入訊號IN1與第二輸入訊號IN2以產生輸出訊號OUT。在一實施例中，比較器120可以是運算放大器構成的電壓比較器，但不限於此。
判斷電路130耦接切換電路110與比較器120，判斷電路130接收切換訊號ALT與輸出訊號OUT，並基於切換訊號ALT與輸出訊號OUT判斷比較器120是否異常，並依據判斷結果產生異常旗標EF。關於判斷電路130的具體實施細節，將於後文詳述。
圖2是依據本發明一實施例所繪示的比較器檢測電路的檢測方法的流程圖。請參照圖1與圖2，於步驟S210，切換電路120接收第一訊號PX、第二訊號NX與切換訊號ALT。接著，於步驟S220，切換電路110依據切換訊號ALT將第一訊號PX與第二訊號NX中的一者輸出為第一輸入訊號IN1以及將第一訊號PX與第二訊號NX中的另一者輸出為第二輸入訊號IN2。於步驟S230，比較器120比較第一輸入訊號IN1與第二輸入訊號IN2以產生輸出訊號OUT。接著，於步驟S240，判斷電路130基於切換訊號ALT與輸出訊號OUT判斷比較器120是否異常，以產生異常旗標EF。
圖3是依據本發明一實施例所繪示的比較器檢測電路的電路圖。請參照圖3，比較器檢測器30包括但不限於第一多工器301、第二多工器302、切換訊號產生器305、切換電路110、比較器120、判斷電路130。判斷電路130包括但不限於訊號處理電路310、閂鎖電路320、下降緣偵測器330、邏輯電路340、閂鎖器350。
第一多工器301耦接至切換電路110，第一多工器301接收多個第一原始訊號P0-P3，並選擇多個第一原始訊號P0-P3中的一者作為第一訊號PX，並將輸出第一訊號PX輸出至切換電路110。第二多工器302接收多個第二原始訊號N0-N3，並選擇多個第二原始訊號N0-N3中的一者作為第二訊號NX，並將輸出第二訊號NX輸出至切換電路110。必須說明的是，比較器檢測器30包括第一多工器301與第二多工器302並藉由第一多工器301與第二多工器302提供第一訊號PX與第二訊號NX僅為一示例，在其他實施例中，也可以不由多工器提供，而由比較器檢測器30外部的其他訊號來源提供第一訊號PX與第二訊號NX，如圖1所示，第一訊號PX與第二訊號NX的訊號來源不限於此。
切換訊號產生器305耦接至切換電路110與判斷電路130，切換訊號產生器305接收觸發訊號TS。切換訊號產生器305依據觸發訊號TS產生切換訊號ALT，並將切換訊號ALT提供至切換電路110、閂鎖電路320與下降緣偵測器330。在一實施例中，當觸發訊號TS被致能時，切換訊號產生器305將相應地致能切換訊號ALT。當觸發訊號TS被禁能時，切換訊號ALT也相應地被禁能。在一實施例中，觸發訊號TS可由比較器檢測電路的其他元件提供，也可由控制比較器檢測電路的控制單元（如，處理器、控制器…等）提供。本實施例並未限定觸發訊號TS的產生方式。
切換電路110包括第一輸入端、第二輸入端、第一輸出端與第二輸出端。切換電路110的第一輸入端接收第一訊號PX，切換電路110的第二輸入端接收第二訊號NX，切換電路110的第一輸出端輸出第一輸入訊號IN1，第二輸出端輸出第二輸入訊號IN2。在一實施例中，切換電路110可以是電壓控制開關，藉由切換訊號ALT對切換電路110的第一輸入端、第二輸入端、第一輸出端與第二輸出端彼此間的耦接關係進行切換，但不限於此。舉例來說，當切換訊號ALT為低邏輯準位時，切換電路110的第一輸入端耦接至切換電路110的第一輸出端，且切換電路110的第二輸入端耦接至切換電路110的第二輸出端。而當切換訊號ALT為高邏輯準位時，切換電路110的第一輸入端被切換為耦接至切換電路110的第二輸出端，且切換電路110的第二輸入端被切換為耦接至切換電路110的第一輸出端。
訊號處理電路310耦接至比較器120的輸出端，訊號處理電路310接收輸出訊號OUT，並對輸出訊號OUT進行訊號處理以產生待鎖存輸出訊號WAIT。訊號處理電路310包括雜訊濾波器311與第三多工器312。雜訊濾波器311耦接至比較器120的輸出端，雜訊濾波器311包括濾波器與計數器，用以對輸出訊號OUT進行濾波以產生經濾波輸出訊號OUTF，並依據時脈訊號（未繪示）來計數輸出訊號OUT維持特定邏輯準位所對應的時脈訊號數目CR。舉例來說，雜訊濾波器中311中的計數器可運用時脈訊號，來計數輸出訊號OUT維持高邏輯準位或低邏輯準位的時間所對應的時脈訊號數目CR，例如輸出訊號OUT維持高邏輯準位的時間所對應的時脈訊號數目是10個，則雜訊濾波器中311輸出的時脈訊號數目CR為10。第三多工器312耦接至比較器120與雜訊濾波器311，配置為選擇輸出訊號OUT與經濾波輸出訊號OUTF兩者中的一者作為待鎖存輸出訊號WAIT。
値得一提的是，關於時脈訊號數目CR，當輸出訊號OUT維持特定邏輯値所對應的時脈訊號數目CR大於預設閾值NTH時，切換訊號ALT被致能。舉例來說，若時脈訊號數目CR為10且預設閾值NTH為8，當比較器檢測器30外部處理器（未繪示）或其他硬體電路判斷時脈訊號數目CR大於預設閾值NTH時，處理器或其他硬體電路將提供觸發訊號TS以觸發切換訊號產生器305，從而致能切換訊號ALT。在一實施例中，觸發訊號TS與切換訊號ALT可皆為脈衝訊號。預設閾值依設計需求而定，不限於此。換句話說，時脈訊號數目CR可用以判斷此時的輸出訊號OUT是否穩定，從而適合進行自檢動作。當時脈訊號數目CR大於預設閾值NTH時，可透過外部處理器或其他硬體電路判斷此時輸出訊號OUT穩定，適合自檢，而以觸發訊號TS觸發切換訊號產生器305致能切換訊號ALT。必須說明的是，上述自檢時機判斷僅為一設計選項，觸發訊號也可以透過其他來源取得。
閂鎖電路320耦接至訊號處理電路310，閂鎖電路320接收待鎖存輸出訊號WAIT與切換訊號ALT。閂鎖電路320依據切換訊號ALT鎖存待鎖存輸出訊號WAIT以產生第一輸出訊號OUT1與第二輸出訊號OUT2。閂鎖電路320包括反相器323、第一正反器321與第二正反器322。反相器323耦接至切換訊號產生器305，反相器323對切換訊號ALT進行反相以產生反相切換訊號ALTB。第一正反器321耦接至訊號處理電路310與反相器323，第一正反器321依據反相切換訊號ALTB閂鎖（latch）待鎖存輸出訊號WAIT以產生第一輸出訊號OUT1。第二正反器322耦接至訊號處理電路310與切換訊號產生器305，第二正反器322依據切換訊號ALT來閂鎖待鎖存輸出訊號WAIT以產生第二輸出訊號OUT2。第一正反器321與第二正反器322可以是D型正反器，第一正反器321與第二正反器322中的L為致能端，但不限於此。
詳細來說，當切換訊號ALT為低邏輯準位時，第一正反器321被致能以閂鎖待鎖存輸出訊號WAIT，從而產生第一輸出訊號OUT1。另一方面，當切換訊號ALT為高邏輯準位時，第二正反器321被致能以閂鎖待鎖存輸出訊號WAIT，從而產生第二輸出訊號OUT2。
下降緣偵測器330耦接在切換訊號產生器305與邏輯電路340之間，下降緣偵測器330用以偵測切換訊號ALT的下降緣（falling edge）。當下降緣偵測器330偵測到ALT的下降緣時，下降緣偵測器330產生下降緣脈衝TP。
邏輯電路340耦接至閂鎖電路320與下降緣偵測器330，邏輯電路340接收第一輸出訊號OUT1、第二輸出訊號OUT2與下降緣脈衝TP。邏輯電路340依據第一輸出訊號OUT1、第二輸出訊號OUT2與下降緣脈衝TP判斷比較器120是否異常以產生異常判斷訊號ES。邏輯電路340包括互斥或閘360與及閘370。互斥或閘360耦接至第一正反器321與第二正反器322，互斥或閘360對第一輸出訊號OUT1與第二輸出訊號OUT2進行互斥或（XOR）運算，以產生經互斥或訊號XS。及閘370耦接至互斥或閘360與下降緣偵測器330，及閘370對經互斥或訊號XS與下降緣脈衝TP進行及（AND）運算，以產生異常判斷訊號ES。
閂鎖器350耦接至邏輯電路340。閂鎖器350接收異常判斷訊號ES與清除訊號ERS。閂鎖器350對異常判斷訊號ES進行閂鎖以產生異常旗標EF。具體而言，當清除訊號ERS為禁能時，閂鎖器350被致能而對異常判斷訊號ES進行閂鎖以產生異常旗標EF。另一方面，當清除訊號ERS被致能時，閂鎖器350則清除異常旗標EF（例如，使異常旗標EF設定為低邏輯準位）。在一實施例中，清除訊號ERS可由比較器檢測電路的其他元件提供，也可由控制比較器檢測電路的控制單元（如，處理器、控制器…等）提供。本實施例並未限定的產生方式。
圖4A是依據本發明一實施例所繪示的比較器檢測電路檢測比較器為正常的時序圖，圖4B是依據本發明一實施例所繪示的比較器檢測電路檢測比較器為異常的時序圖。請同時參照圖3、圖4A、圖4B。
在時間T1之前，第一訊號PX為低邏輯準位，第二訊號NX為高邏輯準位，而切換訊號ALT為低邏輯準位。切換電路110將第一訊號PX作為第一輸入訊號IN1輸出至比較器120的非反相輸入端上，並將第二訊號NX作為第二輸入訊號IN2輸出至比較器120的反相輸入端上。在此實施例中，第一輸入訊號IN1在時間T1之前為低邏輯準位，而第二輸入訊號IN2在時間T1之前為為高邏輯準位。
在時間T1時，切換訊號ALT從低邏輯準位轉態為高邏輯準位，切換電路110切換其輸入端與輸出端的耦接關係，將第一訊號PX作為第二輸入訊號IN2輸出至比較器120的反相輸入端上，並將第二訊號NX作為第一輸入訊號IN1輸出至比較器120的非反相輸入端上。由於該切換動作會有延遲，且第一輸入訊號IN1與第二輸入訊號IN2的切換延遲不同，在此實施例中，第二輸入訊號IN2在時間T2時從高邏輯準位轉態為低邏輯準位，而第一輸入訊號IN1在時間T3時從低邏輯準位轉態為高邏輯準位。
在時間T4時，切換訊號ALT從高邏輯準位轉態為低邏輯準位，切換電路110切換其輸入端與輸出端的耦接關係，切換電路110將第一訊號PX作為第一輸入訊號IN1輸出至比較器120的反相輸入端上，並將第二訊號NX作為第二輸入訊號IN2輸出至比較器120的非反相輸入端上。由於該切換動作會有延遲，且第一輸入訊號IN1與第二輸入訊號IN2的切換延遲不同，在此實施例中，第一輸入訊號IN1在時間T5時從高邏輯準位轉態為低邏輯準位，第二輸入訊號IN2在時間T6時從低邏輯準位轉態為高邏輯準位。
並且，當判斷電路130中的下降緣偵測器330於時間T4偵測到切換訊號ALT的下降緣時，下降緣偵測器330產生下降緣脈衝TP至判斷電路130中的邏輯電路340，使判斷電路340判斷邏輯電路340所接收到的第一輸出訊號OUT1與第二輸出訊號OUT2的邏輯準位是否不同，從而產生異常旗標EF。舉例來說，在圖4A中，比較器120具有比較功能的正常比較器，因此在第一輸入訊號IN1、第二輸入訊號IN2被切換的情況下，第一輸出訊號OUT1與第二輸出訊號OUT2的邏輯準位必然不同，從而使異常旗標EF保持為低邏輯準位，表示比較器120為正常比較器。相反地，在圖4B中，比較器120是喪失比較功能的異常比較器，在第一輸入訊號IN1、第二輸入訊號IN2被切換的情況下，第一輸出訊號OUT1與第二輸出訊號OUT2的邏輯準位保持相同，從而異常旗標EF於時間T4轉態為高邏輯準位，表示比較器120是異常的。値得一提的是，異常旗標EF的產生時間位於第一輸入訊號IN1與第二輸入訊號IN2的第二次轉態時間之前，可錯開第一輸入訊號IN1與第二輸入訊號IN2於切換時產生的雜訊干擾。
圖5是依據本發明另一實施例所繪示的比較器檢測電路的電路圖。請參照圖5，比較器檢測器50包括但不限於第一多工器301、第二多工器302、切換電路110、比較器120、判斷電路530。判斷電路530包括但不限於訊號處理電路510、閂鎖電路520、邏輯電路540、閂鎖器550、主機580。訊號處理電路510包括準備測試計數器511。
圖5與圖3的差別在於，圖5的切換訊號ALT是由主機580產生的。主機580依據異常旗標EF、第一輸出訊號OUT1、時脈訊號數目CR以產生閂鎖異常旗標窗口脈衝LEFW與切換訊號ALT。主機580將切換訊號ALT提供至切換電路110、閂鎖電路520。主機580還可產生清除訊號ERS。當清除訊號ERS被致能時，閂鎖器350則清除異常旗標EF（例如，使異常旗標EF設定為低邏輯準位）。於符合本發明的其他實施例中，清除訊號ERS還可由比較器檢測電路的其他元件提供，也可由控制比較器檢測電路的控制單元（如，處理器、控制器…等）提供。本實施例並未限定清除訊號ERS的產生方式。主機580的實施細節將於後文詳述。關於圖5中的切換電路110，請參照圖3，不再贅述。
訊號處理電路510耦接至比較器120的輸出端，訊號處理電路510接收輸出訊號OUT，並將輸出訊號OUT提供至閂鎖電路520。訊號處理電路510包括準備測試計數器511，準備測試計數器511依據時脈訊號（未繪示）來計數輸出訊號OUT維持特定邏輯準位所對應的時脈訊號數目CR。舉例來說，準備測試計數器511可運用時脈訊號來計數輸出訊號OUT維持高邏輯準位或低邏輯準位的時間所對應的時脈訊號數目CR，例如輸出訊號OUT維持高邏輯準位的時間所對應的時脈訊號數目是10個，則準備測試計數器511輸出的時脈訊號數目CR為10。
値得一提的是，關於時脈訊號數目CR，當輸出訊號OUT維持特定邏輯値所對應的時脈訊號數目CR大於預設閾值NTH時，主機580將致能切換訊號ALT。舉例來說，若時脈訊號數目CR為10且預設閾值NTH為8，當比較器檢測器50藉由具有處理器或其他硬體電路的主機580判斷時脈訊號數目CR大於預設閾值NTH時，主機580將提供致能切換訊號ALT。在一實施例中，切換訊號ALT可為脈衝訊號。預設閾值依設計需求而定，不限於此。換句話說，時脈訊號數目CR可用以判斷此時的輸出訊號OUT是否穩定，從而適合進行自檢動作。當時脈訊號數目CR大於預設閾值NTH時，可透過主機580判斷此時輸出訊號OUT穩定，適合自檢，而致能切換訊號ALT。必須說明的是，上述自檢時機判斷僅為一設計選項，切換訊號ALT的致能也可以透過其他方式進行。
閂鎖電路520耦接至訊號處理電路510，閂鎖電路520接收輸出訊號OUT與切換訊號ALT。閂鎖電路520依據切換訊號ALT鎖存輸出訊號OUT以產生第一輸出訊號OUT1與第二輸出訊號OUT2。閂鎖電路520包括反相器523、第一正反器521與第二正反器522。反相器523耦接至主機580，反相器523對切換訊號ALT進行反相以產生反相切換訊號ALTB。第一正反器521耦接至訊號處理電路510與反相器523，第一正反器521依據反相切換訊號ALTB閂鎖（latch）輸出訊號OUT以產生第一輸出訊號OUT1。第二正反器522耦接至訊號處理電路510與主機580，第二正反器522依據切換訊號ALT來閂鎖輸出訊號OUT以產生第二輸出訊號OUT2。第一正反器521與第二正反器522可以是D型正反器，第一正反器521與第二正反器522中的L為致能端，但不限於此。
詳細來說，當切換訊號ALT為低邏輯準位時，第一正反器521被致能以閂鎖輸出訊號OUT，從而產生第一輸出訊號OUT1。另一方面，當切換訊號ALT為高邏輯準位時，第二正反器522被致能以閂鎖輸出訊號OUT，從而產生第二輸出訊號OUT2。
邏輯電路540耦接至閂鎖電路520與主機580，邏輯電路540接收第一輸出訊號OUT1、第二輸出訊號OUT2與閂鎖異常旗標窗口脈衝LEFW。邏輯電路540依據第一輸出訊號OUT1、第二輸出訊號OUT2與閂鎖異常旗標窗口脈衝LEFW判斷比較器120是否異常以產生異常判斷訊號ES。邏輯電路540包括互斥或閘560與及閘570。互斥或閘560耦接至第一正反器521與第二正反器522，互斥或閘560對第一輸出訊號OUT1與第二輸出訊號OUT2進行互斥或（XOR）運算，以產生經互斥或訊號XS。及閘570耦接至互斥或閘560與主機580，及閘370對經互斥或訊號XS與閂鎖異常旗標窗口脈衝LEFW進行及（AND）運算，以產生異常判斷訊號ES。
閂鎖器550耦接至邏輯電路540，閂鎖器550接收異常判斷訊號ES與清除訊號ERS。閂鎖器550對異常判斷訊號ES進行閂鎖以產生異常旗標EF。具體而言，當清除訊號ERS為禁能時，閂鎖器550被致能而對異常判斷訊號ES進行閂鎖以產生異常旗標EF。另一方面，當清除訊號ERS被致能時，閂鎖器350則清除異常旗標EF（例如，使異常旗標EF設定為低邏輯準位）。在一實施例中，可由比較器檢測電路的其他元件提供，也可由控制比較器檢測電路的控制單元（如，處理器、控制器…等）提供。本實施例並未限定清除訊號ERS的產生方式。
主機580耦接至切換電路110、訊號處理電路510、閂鎖電路520、邏輯電路540、閂鎖器550。主機580接收異常旗標EF與時脈訊號數目CR，主機580將時脈訊號數目CR儲存於暫存器中，並比較時脈訊號數目CR與預設閾值NTH以判斷致能切換訊號ALT的時機。其判斷方式如圖3所述，不再贅述。此外，當主機580產生切換訊號ALT之後，主機580可以根據比較器檢測電路當中的內部設定，讓主機580在特定時間產生前述異常旗標窗口脈衝LEFW，從而避開因為切換電路110受到切換訊號ALT的控制而導致經互斥或訊號XS會產生短暫的一暫態情況，使得閂鎖器540能夠獲得正確的異常判斷訊號ES的狀態。應用本實施例者可利用暫存器、處理器、控制器…等元件來記錄或儲存前述內部設定，並讓主機580主動或被動方式在適當時點產生異常旗標窗口脈衝LEFW。
圖6A是依據本發明另一實施例所繪示的比較器檢測電路檢測比較器為正常的時序圖。圖6B是依據本發明另一實施例所繪示的比較器檢測電路檢測比較器為異常的時序圖。圖6A、圖6B中的時序T1對應與圖4A、4B的時序T1-T3，圖6A、圖6B中的時序T2-T4對應與圖4A、4B的時序T4-T6，其時序操作相似，請參見圖4說明。差別僅在圖6A與圖6B更引入了閂鎖異常旗標窗口脈衝LEFW，且同前述說明，可透過閂鎖異常旗標窗口脈衝LEFW來避開因切換使得經互斥或訊號XS產生的暫態情況。值得一提的是，依據設計需求，主機580或控制比較器檢測電路的控制單元還可在適當時機透過清除訊號ERS來清除異常旗標EF，但不限於此。
綜上所述，本發明藉由交換比較器中兩個輸入端的輸入訊號而判斷比較器的輸出訊號在輸入訊號交換前後是否不同，從而得知比較器是否異常。由於是在切換訊號的下降緣提供檢測結果，可有效避開類比輸入於交換時產生的雜訊干擾，進而增加檢測準確度。此外，由於比較器檢測電路可完全由硬體電路實現，因此可縮短自檢時間，避免影響系統運作，提升系統可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、50:比較器檢測電路
110:切換電路
120:比較器
130、530:判斷電路
301、501:第一多工器
302、502:第二多工器
305:切換訊號產生器
310、510:訊號處理電路
311:雜訊濾波器
312:第三多工器
330:下降緣偵測器
511:準備測試計數器
320、520:閂鎖電路
321、521:第一正反器
322、522:第二正反器
323、523:反相器
340、540:邏輯電路
350、550:閂鎖器
360、560:互斥或閘
370、570:及閘
580:主機
ALT:切換訊號
PX:第一訊號
NX:第一訊號
IN1:第一輸入訊號
IN2:第二輸入訊號
OUT:輸出訊號
OUT1:第一輸出訊號
OUT2:第二輸出訊號
EF:異常旗標
P0、P1、P2、P3:第一原始訊號
N0、N1、N2、N3:第二原始訊號
TS:觸發訊號
OUTF:經濾波輸出訊
CR:時脈訊號數目
WAIT:待鎖存輸出訊號
ALTB:反相切換訊號
XS:經互斥或訊號
TP:下降緣脈衝
ES:異常判斷訊號
LEFW:閂鎖異常旗標窗口脈衝
T1、T2、T3、T4、T5、T6:時間
S210、S220、S230、S240:步驟
圖1是依據本發明一實施例所繪示的比較器檢測電路的方塊圖。
圖2是依據本發明一實施例所繪示的比較器檢測電路的檢測方法的流程圖。
圖3是依據本發明一實施例所繪示的比較器檢測電路的電路圖。
圖4A是依據本發明一實施例所繪示的比較器檢測電路檢測比較器為正常的時序圖。
圖4B是依據本發明一實施例所繪示的比較器檢測電路檢測比較器為異常的時序圖。
圖5是依據本發明另一實施例所繪示的比較器檢測電路的電路圖。
圖6A是依據本發明另一實施例所繪示的比較器檢測電路檢測比較器為正常的時序圖。
圖6B是依據本發明另一實施例所繪示的比較器檢測電路檢測比較器為異常的時序圖。
10:比較器檢測電路
110:切換電路
120:比較器
130:判斷電路
ALT:切換訊號
PX:第一訊號
NX:第一訊號
IN1:第一輸入訊號
IN2:第二輸入訊號
OUT:輸出訊號
EF:異常旗標
Claims (10)
- 一種比較器檢測電路，包括： 切換電路，配置為接收第一訊號、第二訊號與切換訊號，並依據所述切換訊號將所述第一訊號與所述第二訊號中的一者輸出為第一輸入訊號以及將所述第一訊號與所述第二訊號中的另一者輸出為第二輸入訊號； 比較器，耦接所述切換電路，配置為比較所述第一輸入訊號與所述第二輸入訊號以產生輸出訊號；以及 判斷電路，耦接所述切換電路與所述比較器，配置為基於所述切換訊號與所述輸出訊號判斷所述比較器是否異常以產生異常旗標。
- 如請求項1所述的比較器檢測電路，其中所述比較器檢測電路更包括： 第一多工器，接收多個第一原始訊號，並選擇所述多個第一原始訊號中的一者作為所述第一訊號；以及 第二多工器，接收多個第二原始訊號，並選擇所述多個第二原始訊號中的一者作為所述第二訊號。
- 如請求項1所述的比較器檢測電路，其中所述切換電路包括第一輸入端、第二輸入端、第一輸出端與第二輸出端，所述第一輸入端接收所述第一訊號，所述第二輸入端接收所述第二訊號，所述第一輸出端輸出所述第一輸入訊號，所述第二輸出端輸出所述第二輸入訊號。
- 如請求項3所述的比較器檢測電路，其中 當所述切換訊號為低邏輯準位時，所述第一輸入端耦接至所述第一輸出端且所述第二輸入端耦接至所述第二輸出端， 當所述切換訊號為高邏輯準位時，所述第一輸入端耦接至所述第二輸出端且所述第二輸入端耦接至所述第一輸出端。
- 如請求項1所述的比較器檢測電路，其中所述判斷電路包括： 訊號處理電路，耦接至所述比較器，配置為對所述輸出訊號進行訊號處理以產生待鎖存輸出訊號； 閂鎖電路，耦接至所述訊號處理電路，配置為依據所述切換訊號鎖存所述待鎖存輸出訊號以產生第一輸出訊號與第二輸出訊號； 下降緣偵測器，所述下降緣偵測器偵測所述切換訊號的下降緣以產生下降緣脈衝； 邏輯電路，耦接至所述閂鎖電路與所述下降緣偵測器，配置為依據所述第一輸出訊號、所述第二輸出訊號與所述下降緣脈衝判斷所述比較器是否異常以產生異常判斷訊號；以及 閂鎖器，耦接至所述邏輯電路，配置為閂鎖所述異常判斷訊號以產生所述異常旗標。
- 如請求項5所述的比較器檢測電路，其中當所述切換訊號由高邏輯準位轉態為低邏輯準位時，所述判斷電路判斷所述第一輸出訊號與所述第二輸出訊號的邏輯準位是否不同。
- 如請求項6所述的比較器檢測電路，其中 當所述切換訊號由高邏輯準位轉態為低邏輯準位且當所述判斷電路判斷所述第一輸出訊號與所述第二輸出訊號的邏輯準位不同時，所述判斷電路判斷所述比較器正常， 當所述切換訊號由高邏輯準位轉態為低邏輯準位且當所述判斷電路判斷所述第一輸出訊號與所述第二輸出訊號的邏輯準位相同時，所述判斷電路判斷所述比較器異常。
- 如請求項1所述的比較器檢測電路，其中所述判斷電路包括： 訊號處理電路，耦接至所述比較器，用以提供輸出訊號； 閂鎖電路，耦接至所述訊號處理電路，配置為依據所述切換訊號鎖存所述輸出訊號以產生第一輸出訊號與第二輸出訊號； 邏輯電路，耦接至所述閂鎖電路，配置為依據所述第一輸出訊號、所述第二輸出訊號與閂鎖異常旗標窗口脈衝判斷所述比較器是否異常以產生異常判斷訊號； 閂鎖器，耦接至所述邏輯電路，配置為閂鎖所述異常判斷訊號以產生所述異常旗標；以及 主機，耦接至所述切換電路、所述訊號處理電路、所述閂鎖電路、所述邏輯電路與所述閂鎖器，所述主機依據所述異常旗標、所述第一輸出訊號與所述時脈訊號數目以產生所述閂鎖異常旗標窗口脈衝與所述切換訊號。
- 一種檢測方法，適用於比較器檢測電路，所述比較器檢測電路包括切換電路、比較器與判斷電路，所述檢測方法包括： 藉由所述切換電路接收第一訊號、第二訊號與切換訊號，並依據所述切換訊號將所述第一訊號與所述第二訊號中的一者輸出為第一輸入訊號以及將所述第一訊號與所述第二訊號中的另一者輸出為第二輸入訊號； 藉由所述比較器比較所述第一輸入訊號與所述第二輸入訊號以產生輸出訊號；以及 藉由所述判斷電路基於所述切換訊號與所述輸出訊號判斷所述比較器是否異常以產生異常旗標。
- 如請求項9所述的檢測方法，其中所述藉由所述判斷電路基於所述切換訊號與所述輸出訊號判斷所述比較器是否異常以產生所述異常旗標的步驟包括： 對所述輸出訊號進行訊號處理以產生待鎖存輸出訊號； 鎖存所述待鎖存輸出訊號以產生第一輸出訊號與第二輸出訊號； 偵測所述切換訊號的下降緣以產生下降緣脈衝； 依據所述第一輸出訊號、所述第二輸出訊號與所述下降緣脈衝判斷所述比較器是否異常以產生異常判斷訊號；以及 閂鎖所述異常判斷訊號以產生所述異常旗標。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111137140A TWI834322B (zh) | 2022-09-30 | 2022-09-30 | 比較器檢測電路及其檢測方法 |
| CN202310508554.1A CN117811548A (zh) | 2022-09-30 | 2023-05-08 | 比较器检测电路及其检测方法 |
| US18/473,299 US20240110977A1 (en) | 2022-09-30 | 2023-09-25 | Comparator testing circuit and testing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111137140A TWI834322B (zh) | 2022-09-30 | 2022-09-30 | 比較器檢測電路及其檢測方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI834322B TWI834322B (zh) | 2024-03-01 |
| TW202415961A true TW202415961A (zh) | 2024-04-16 |
Family
ID=90420896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111137140A TWI834322B (zh) | 2022-09-30 | 2022-09-30 | 比較器檢測電路及其檢測方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20240110977A1 (zh) |
| CN (1) | CN117811548A (zh) |
| TW (1) | TWI834322B (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4749132B2 (ja) * | 2005-11-21 | 2011-08-17 | 富士通セミコンダクター株式会社 | センサ検出装置及びセンサ |
| JP2009027895A (ja) * | 2007-07-24 | 2009-02-05 | Hitachi Ltd | スイッチング電源 |
| JP4662316B2 (ja) * | 2007-12-27 | 2011-03-30 | 株式会社安川電機 | 交流電動機の巻線切替装置およびその巻線切替システム |
| TWM389996U (en) * | 2010-05-17 | 2010-10-01 | Richpower Microelectronics | Switching regulator control circuit |
| TWM466413U (zh) * | 2013-06-20 | 2013-11-21 | Jin Sheng Technology Co Ltd | 具有迴路異常自我檢測之溫度感應電路 |
-
2022
- 2022-09-30 TW TW111137140A patent/TWI834322B/zh active
-
2023
- 2023-05-08 CN CN202310508554.1A patent/CN117811548A/zh active Pending
- 2023-09-25 US US18/473,299 patent/US20240110977A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20240110977A1 (en) | 2024-04-04 |
| TWI834322B (zh) | 2024-03-01 |
| CN117811548A (zh) | 2024-04-02 |
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