JPH07221748A - フレームパルス保護外れ検出回路及び入力クロック保護外れ検出回路 - Google Patents
フレームパルス保護外れ検出回路及び入力クロック保護外れ検出回路Info
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- JPH07221748A JPH07221748A JP6008954A JP895494A JPH07221748A JP H07221748 A JPH07221748 A JP H07221748A JP 6008954 A JP6008954 A JP 6008954A JP 895494 A JP895494 A JP 895494A JP H07221748 A JPH07221748 A JP H07221748A
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Abstract
(57)【要約】 （修正有）
【目的】 初期値の変更及び異常検出を抑止出来、カウ
ンタのカウント値を読み出せ、試験が出来るフレームパ
ルス及び入力クロック保護外れ検出回路を提供する。 【構成】 フレームパルスと内部フレームの位相を比較
する位相比較回路１と、初期値を初期値入力端子に入力
し、位相比較回路１の一方の出力をロード端子に入力し
初期値をロードし、位相比較回路１の他方の出力をイネ
ーブル端子に入力しカウントさせ、カウントした値を、
保護外れのカウント値を検出した時検出信号を出力する
保護外れ検出回路２に入力するカウンタ３を有するフレ
ームパルス保護外れ検出回路において、プロセッサ４の
制御により、初期値，ロード信号，異常検出抑止信号，
試験用信号夫々を設定し、カウンタ３の初期値入力端
子，ロード端子，イネーブル端子と、位相比較回路１の
入力フレームパルスをオンオフする端子に入力する制御
レジスタ５を設け、更にカウンタ３の出力に、プロセッ
サ４の制御により、カウント数を読み出すリードバッフ
ア６を設ける。
ンタのカウント値を読み出せ、試験が出来るフレームパ
ルス及び入力クロック保護外れ検出回路を提供する。 【構成】 フレームパルスと内部フレームの位相を比較
する位相比較回路１と、初期値を初期値入力端子に入力
し、位相比較回路１の一方の出力をロード端子に入力し
初期値をロードし、位相比較回路１の他方の出力をイネ
ーブル端子に入力しカウントさせ、カウントした値を、
保護外れのカウント値を検出した時検出信号を出力する
保護外れ検出回路２に入力するカウンタ３を有するフレ
ームパルス保護外れ検出回路において、プロセッサ４の
制御により、初期値，ロード信号，異常検出抑止信号，
試験用信号夫々を設定し、カウンタ３の初期値入力端
子，ロード端子，イネーブル端子と、位相比較回路１の
入力フレームパルスをオンオフする端子に入力する制御
レジスタ５を設け、更にカウンタ３の出力に、プロセッ
サ４の制御により、カウント数を読み出すリードバッフ
ア６を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、通信電子システム等に
使用する、フレームパルス又は入力クロックの前方，後
方保護の保護外れを検出するフレームパルス保護外れ検
出回路及び入力クロック保護外れ検出回路の改良に関す
る。
使用する、フレームパルス又は入力クロックの前方，後
方保護の保護外れを検出するフレームパルス保護外れ検
出回路及び入力クロック保護外れ検出回路の改良に関す
る。
【０００２】
【従来の技術】図５は従来例のフレームパルス保護外れ
検出回路のブロック図及びタイムチャートで、（Ａ）は
クロック，（Ｂ）はフレームパルス、（Ｃ）は内部フレ
ーム、（Ｄ）はカウンタ出力、（Ｅ）は異常検出信号を
示す。
検出回路のブロック図及びタイムチャートで、（Ａ）は
クロック，（Ｂ）はフレームパルス、（Ｃ）は内部フレ
ーム、（Ｄ）はカウンタ出力、（Ｅ）は異常検出信号を
示す。
【０００３】図６は従来例の入力クロック保護外れ検出
回路のブロック図、図７は図６の各部のタイムチャート
である。図５のフレームパルス保護外れ検出回路は前方
２段後方２段の場合を示しており、カウンタ３ー１，３
ー２の初期値入力端子のＤ0 ，Ｄ1 に“０，０”を入力
し、２カウントの時Ｈレベルとなる出力Ｑ1 を、カウン
タ３ー１では位相比較回路１ー３のアンド回路２６及び
フリップフロップ（以下ＦＦと称す）７のＪ端子に接続
し、カウンタ３ー２では位相比較回路１ー２のアンド回
路２８及びＦＦ７のＫ端子に接続している。
回路のブロック図、図７は図６の各部のタイムチャート
である。図５のフレームパルス保護外れ検出回路は前方
２段後方２段の場合を示しており、カウンタ３ー１，３
ー２の初期値入力端子のＤ0 ，Ｄ1 に“０，０”を入力
し、２カウントの時Ｈレベルとなる出力Ｑ1 を、カウン
タ３ー１では位相比較回路１ー３のアンド回路２６及び
フリップフロップ（以下ＦＦと称す）７のＪ端子に接続
し、カウンタ３ー２では位相比較回路１ー２のアンド回
路２８及びＦＦ７のＫ端子に接続している。
【０００４】位相比較回路１ー３，１ー２のアンド回路
２５，２６，２７，２８には図５（Ｂ）（Ｃ）に示すフ
レームパルス及び内部フレームが入力し、アンド回路２
５の出力はカウンタ３ー１のロード端子に入力し、アン
ド回路２６，２８には夫々カウンタ３ー１，３ー２の出
力Ｑ1 も入力し、出力はカウンタ３ー１，３ー２のイネ
ーブル端子に入力している。
２５，２６，２７，２８には図５（Ｂ）（Ｃ）に示すフ
レームパルス及び内部フレームが入力し、アンド回路２
５の出力はカウンタ３ー１のロード端子に入力し、アン
ド回路２６，２８には夫々カウンタ３ー１，３ー２の出
力Ｑ1 も入力し、出力はカウンタ３ー１，３ー２のイネ
ーブル端子に入力している。
【０００５】先ず、カウンタ３ー１側の前方保護につき
説明する。図５（Ｂ）（Ｃ）に示す如く、フレームパル
スが正常で、フレームパルスと内部フレームの位相が一
致すると、アンド回路２５よりＨレベルの信号がロード
端子に入力し、初期値の“０”をロードし、アンド回路
２６よりイネーブル端子への信号はＬレベルであるの
で、図５（Ｄ）に示す如くカウンタ３ー１の出力カウン
ト値は０となる。
説明する。図５（Ｂ）（Ｃ）に示す如く、フレームパル
スが正常で、フレームパルスと内部フレームの位相が一
致すると、アンド回路２５よりＨレベルの信号がロード
端子に入力し、初期値の“０”をロードし、アンド回路
２６よりイネーブル端子への信号はＬレベルであるの
で、図５（Ｄ）に示す如くカウンタ３ー１の出力カウン
ト値は０となる。
【０００６】図５（Ｂ）（Ｃ）に示す如く、フレームパ
ルスが異常となり、位相がずれたり断となると、アンド
回路２５よりロード端子にＨレベルの信号が出力され
ず、アンド回路２６よりイネーブル端子にＨレベルの信
号が入力するので、図５（Ｄ）に示す如くカウンタ３ー
１は１をカウントし、次のフレームパルスも位相がずれ
たり断となると、カウンタ３ー１は２をカウントし、出
力Ｑ1 よりＨレベルを出力し、アンド回路２６に入力す
ることで、カウンタ３ー１のカウントアップを停めると
共にＦＦ７のＪ端子に入力しＦＦ７の出力を図５（Ｅ）
に示す如く異常を示すＨレベルとする。
ルスが異常となり、位相がずれたり断となると、アンド
回路２５よりロード端子にＨレベルの信号が出力され
ず、アンド回路２６よりイネーブル端子にＨレベルの信
号が入力するので、図５（Ｄ）に示す如くカウンタ３ー
１は１をカウントし、次のフレームパルスも位相がずれ
たり断となると、カウンタ３ー１は２をカウントし、出
力Ｑ1 よりＨレベルを出力し、アンド回路２６に入力す
ることで、カウンタ３ー１のカウントアップを停めると
共にＦＦ７のＪ端子に入力しＦＦ７の出力を図５（Ｅ）
に示す如く異常を示すＨレベルとする。
【０００７】次にカウンタ３ー２側の後方保護に付き説
明する。図５（Ｂ）（Ｃ）に示す如く、フレームパルス
が異常の時は、内部フレームのＨレベルの時、位相比較
回路１ー２のアンド回路２７よりＨレベルの信号をカウ
ンタ３ー２のロード端子に出力するので、初期値の
“０”をロードし、アンド回路２８よりイネーブル端子
に入力する信号はＬレベルであるので、図５（Ｄ）に示
す如くカウンタ３ー２のカウント値は０となる。
明する。図５（Ｂ）（Ｃ）に示す如く、フレームパルス
が異常の時は、内部フレームのＨレベルの時、位相比較
回路１ー２のアンド回路２７よりＨレベルの信号をカウ
ンタ３ー２のロード端子に出力するので、初期値の
“０”をロードし、アンド回路２８よりイネーブル端子
に入力する信号はＬレベルであるので、図５（Ｄ）に示
す如くカウンタ３ー２のカウント値は０となる。
【０００８】図５（Ｂ）（Ｃ）に示す如く、フレームパ
ルスが正常になると、アンド回路２７よりＨレベルの信
号が出力されず、アンド回路２８よりイネーブル端子に
Ｈレベルの信号が入力するので、図５（Ｄ）に示す如く
カウンタ３ー２は１をカウントし、次のフレームパルス
も正常であるとカウンタ３ー２は２をカウントし、出力
Ｑ1 よりＨレベルを出力し、アンド回路２８に入力する
ことで、カウンタ３ー２のカウントアップを停めると共
にＦＦ７のＫ端子に入力し、ＦＦ７の出力を図５（Ｅ）
に示す如く正常を示すＬベルとする。
ルスが正常になると、アンド回路２７よりＨレベルの信
号が出力されず、アンド回路２８よりイネーブル端子に
Ｈレベルの信号が入力するので、図５（Ｄ）に示す如く
カウンタ３ー２は１をカウントし、次のフレームパルス
も正常であるとカウンタ３ー２は２をカウントし、出力
Ｑ1 よりＨレベルを出力し、アンド回路２８に入力する
ことで、カウンタ３ー２のカウントアップを停めると共
にＦＦ７のＫ端子に入力し、ＦＦ７の出力を図５（Ｅ）
に示す如く正常を示すＬベルとする。
【０００９】図６の入力クロック保護外れ検出回路は、
前方保護は３段，後方保護は５段の場合を示し、前方保
護のカウンタ１３ー３での初期値は“０”で、図７
（Ａ）に示す如く、入力クロックが連続して３個断の
時、カウンタ１３ー３は図７（Ｂ）に示すクロックを２
１カウントするものとし、出力を、図６（Ａ）に示す構
成の、カウンタ１３ー３が２１をカウントした時検出信
号を出力する保護外れ検出回路１２ー１に接続してい
る。
前方保護は３段，後方保護は５段の場合を示し、前方保
護のカウンタ１３ー３での初期値は“０”で、図７
（Ａ）に示す如く、入力クロックが連続して３個断の
時、カウンタ１３ー３は図７（Ｂ）に示すクロックを２
１カウントするものとし、出力を、図６（Ａ）に示す構
成の、カウンタ１３ー３が２１をカウントした時検出信
号を出力する保護外れ検出回路１２ー１に接続してい
る。
【００１０】又保護外れ検出回路１２ー１の出力をＦＦ
１７のＪ端子及びカウンタ１３ー３のイネーブル端子に
接続している。図６の立上りエッジ検出回路１１ー１の
ＦＦ２９に図７（Ａ）に示す入力クロックが入力する
と、図７（Ｃ）に示すパルスを出力し、アンド回路３１
及びＦＦ３０に入力し、ＦＦ３０よりは図７（Ｄ）に示
すパルスをアンド回路３１に入力し、アンド回路３１よ
り図７（Ｅ）に示す如き立ち上がり検出パルスを出力
し、カウンタ１３ー３，１８のロード端子に入力する。
１７のＪ端子及びカウンタ１３ー３のイネーブル端子に
接続している。図６の立上りエッジ検出回路１１ー１の
ＦＦ２９に図７（Ａ）に示す入力クロックが入力する
と、図７（Ｃ）に示すパルスを出力し、アンド回路３１
及びＦＦ３０に入力し、ＦＦ３０よりは図７（Ｄ）に示
すパルスをアンド回路３１に入力し、アンド回路３１よ
り図７（Ｅ）に示す如き立ち上がり検出パルスを出力
し、カウンタ１３ー３，１８のロード端子に入力する。
【００１１】図７（Ｅ）に示す立ち上がり検出パルスが
カウンタ１３ー３のロード端子に入力すると、初期値
“０”をロードし、次の立ち上がり検出パルスが入力す
る迄の間にはカウンタ１３ー３は７しかカウントしない
ので、保護外れ検出回路１２ー１の出力はＨレベルにな
ることはなく、図７（Ｆ）に示す如く、ＦＦ７の出力は
Ｌレベルである。
カウンタ１３ー３のロード端子に入力すると、初期値
“０”をロードし、次の立ち上がり検出パルスが入力す
る迄の間にはカウンタ１３ー３は７しかカウントしない
ので、保護外れ検出回路１２ー１の出力はＨレベルにな
ることはなく、図７（Ｆ）に示す如く、ＦＦ７の出力は
Ｌレベルである。
【００１２】入力クロックが断になり、立上りエッジ検
出回路１１ー１より図７（Ｅ）に示す如く３入力クロッ
ク分の立ち上がり検出パルスが出力されないと、カウン
タ１３ー３は２１をカウントし、保護外れ検出回路１２
ー１の出力はＨレベルとなり、カウンタ１３ー３のイネ
ーブル端子に入力してカウントアップを停めると共にＦ
Ｆ１７に入力しＦＦ１７より図７（Ｆ）に示す異常を示
すＨレベルを出力する。
出回路１１ー１より図７（Ｅ）に示す如く３入力クロッ
ク分の立ち上がり検出パルスが出力されないと、カウン
タ１３ー３は２１をカウントし、保護外れ検出回路１２
ー１の出力はＨレベルとなり、カウンタ１３ー３のイネ
ーブル端子に入力してカウントアップを停めると共にＦ
Ｆ１７に入力しＦＦ１７より図７（Ｆ）に示す異常を示
すＨレベルを出力する。
【００１３】次に、カウンタ１８側の後方保護につき説
明する。カウンタ１８では、入力クロック１周期時間の
クロック数の７が初期値として初期値入力端子に入力
し、カウンタ１３ー４では、初期値０が初期値入力端子
に入力し、検出回路１９は図６（Ｂ）に示す構成でカウ
ンタ１８が７をカウントした時Ｈレベルの信号を出力
し、保護外れ検出回路１２ー２は図６（Ｃ）に示す構成
で、カウンタ１３ー４が保護段数５に相当する３５をカ
ウントした時Ｈレベルを出力するようになっている。
明する。カウンタ１８では、入力クロック１周期時間の
クロック数の７が初期値として初期値入力端子に入力
し、カウンタ１３ー４では、初期値０が初期値入力端子
に入力し、検出回路１９は図６（Ｂ）に示す構成でカウ
ンタ１８が７をカウントした時Ｈレベルの信号を出力
し、保護外れ検出回路１２ー２は図６（Ｃ）に示す構成
で、カウンタ１３ー４が保護段数５に相当する３５をカ
ウントした時Ｈレベルを出力するようになっている。
【００１４】カウンタ１８（ダウンカウンタ）では、立
上りエッジ検出回路１１ー１より図７（Ｅ）に示す入力
クロックの立ち上がりエッジ検出パルスがロード端子に
入力すると、初期値７をロードする。
上りエッジ検出回路１１ー１より図７（Ｅ）に示す入力
クロックの立ち上がりエッジ検出パルスがロード端子に
入力すると、初期値７をロードする。
【００１５】入力クロック断がなければ７を減算し０に
なる迄の間に次の立ち上がりエッジ検出パルスが入力す
るので検出回路１９の出力はＨレベルにならないが、１
つでも断になるとＨレベルとなり、カウンタ１３ー４の
ロード端子に入力し、初期値の“０”をロードする。
なる迄の間に次の立ち上がりエッジ検出パルスが入力す
るので検出回路１９の出力はＨレベルにならないが、１
つでも断になるとＨレベルとなり、カウンタ１３ー４の
ロード端子に入力し、初期値の“０”をロードする。
【００１６】カウンタ１３ー４はカウント値が後方保護
５段の７×５＝３５になると保護外れ検出回路１２ー２
は、Ｈレベルを出力し、カウンタ１３ー４のカウントを
停め、ＦＦ１７のＫ端子にＨレベルを送り、ＦＦ１７の
出力をＬレベルにする。
５段の７×５＝３５になると保護外れ検出回路１２ー２
は、Ｈレベルを出力し、カウンタ１３ー４のカウントを
停め、ＦＦ１７のＫ端子にＨレベルを送り、ＦＦ１７の
出力をＬレベルにする。
【００１７】即ち、図７（Ｂ）に示す如く立ち上がりエ
ッジ検出パルスが連続５個続くと、ＦＦ１７の出力は図
７（Ｆ）に示す如くＬレベルとなる。
ッジ検出パルスが連続５個続くと、ＦＦ１７の出力は図
７（Ｆ）に示す如くＬレベルとなる。
【００１８】
【発明が解決しようとする課題】しかしながら、フレー
ムパルス保護外れ検出回路，入力クロック保護外れ検出
回路共、初期値が固定されている為に、異なるシステム
への流用や、初期値をかえ保護段数を変えたい場合保護
外れ検出回路の検出段数を変えねばならず、気軽に対応
出来ない問題点及び、電源投入時の初期設定期間中等フ
レームパルス及び入力クロックが不安定な場合、異常で
ないのに異常を示す信号を出力する問題点及び、フレー
ムパルス及び入力クロックを伝送する伝送路の障害状況
把握の為の前方保護，後方保護のカウンタのカウント値
を読み出せない問題点及び、フレームパルス及び入力ク
ロックをオンオフしフレームパルス保護外れ検出回路，
入力クロック保護外れ検出回路の試験が出来ない問題点
がある。
ムパルス保護外れ検出回路，入力クロック保護外れ検出
回路共、初期値が固定されている為に、異なるシステム
への流用や、初期値をかえ保護段数を変えたい場合保護
外れ検出回路の検出段数を変えねばならず、気軽に対応
出来ない問題点及び、電源投入時の初期設定期間中等フ
レームパルス及び入力クロックが不安定な場合、異常で
ないのに異常を示す信号を出力する問題点及び、フレー
ムパルス及び入力クロックを伝送する伝送路の障害状況
把握の為の前方保護，後方保護のカウンタのカウント値
を読み出せない問題点及び、フレームパルス及び入力ク
ロックをオンオフしフレームパルス保護外れ検出回路，
入力クロック保護外れ検出回路の試験が出来ない問題点
がある。
【００１９】本発明は、初期値を変え保護段数を容易に
変えることが出来、フレームパルス及び入力クロックが
不安定な場合は異常検出を抑止出来、又前方保護，後方
保護のカウンタのカウント値を読み出せ、又フレームパ
ルス及び入力クロックをオンオフしフレームパルス保護
外れ検出回路，入力クロック保護外れ検出回路の試験が
出来るフレームパルス保護外れ検出回路及び入力クロッ
ク保護外れ検出回路の提供を目的としている。
変えることが出来、フレームパルス及び入力クロックが
不安定な場合は異常検出を抑止出来、又前方保護，後方
保護のカウンタのカウント値を読み出せ、又フレームパ
ルス及び入力クロックをオンオフしフレームパルス保護
外れ検出回路，入力クロック保護外れ検出回路の試験が
出来るフレームパルス保護外れ検出回路及び入力クロッ
ク保護外れ検出回路の提供を目的としている。
【００２０】
【課題を解決するための手段】図１、図２は本発明の原
理ブロック図である。フレームパルス保護外れ検出回路
は前方保護，後方保護共、図１（Ａ）に示す如く、フレ
ームパルスと内部フレームの位相を比較し一致か不一致
かを求め、結果を夫々の端子より出力する位相比較回路
１と、初期値を初期値入力端子に入力し、該位相比較回
路１の一方の出力をロード端子に入力し、該初期値をロ
ードし、該位相比較回路１の他方の出力をイネーブル端
子に入力しカウントさせ、カウントした値を、保護外れ
のカウント値を検出した時検出信号を出力する保護外れ
検出回路２に入力するカウンタ３を有するフレームパル
ス保護外れ検出回路において、マイクロプロセッサ４の
制御により、初期値，ロード信号，異常検出抑止信号，
試験用信号夫々を設定し、該カウンタ３の初期値入力端
子，ロード端子，イネーブル端子と、該位相比較回路１
の入力フレームパルスをオンオフする端子に入力する制
御レジスタ５を設け、更に前記カウンタ３の出力に、前
記マイクロプロセッサ４の制御により、カウント数を読
み出すリードバッフア６を設けた構成とする。
理ブロック図である。フレームパルス保護外れ検出回路
は前方保護，後方保護共、図１（Ａ）に示す如く、フレ
ームパルスと内部フレームの位相を比較し一致か不一致
かを求め、結果を夫々の端子より出力する位相比較回路
１と、初期値を初期値入力端子に入力し、該位相比較回
路１の一方の出力をロード端子に入力し、該初期値をロ
ードし、該位相比較回路１の他方の出力をイネーブル端
子に入力しカウントさせ、カウントした値を、保護外れ
のカウント値を検出した時検出信号を出力する保護外れ
検出回路２に入力するカウンタ３を有するフレームパル
ス保護外れ検出回路において、マイクロプロセッサ４の
制御により、初期値，ロード信号，異常検出抑止信号，
試験用信号夫々を設定し、該カウンタ３の初期値入力端
子，ロード端子，イネーブル端子と、該位相比較回路１
の入力フレームパルスをオンオフする端子に入力する制
御レジスタ５を設け、更に前記カウンタ３の出力に、前
記マイクロプロセッサ４の制御により、カウント数を読
み出すリードバッフア６を設けた構成とする。
【００２１】入力クロック保護外れ検出回路の前方保護
は、図１（Ｂ）に示す如く、入力クロックの立ち上がり
エッジを検出し、立ち上がりエッジ検出パルスを出力す
る立上りエッジ検出回路１１と、初期値を初期値入力端
子に入力し、該立ち上がりエッジ検出パルスをロード端
子に入力して該初期値をロードし、クロックをカウント
させ、カウント値が保護外れになると検出信号を出力す
る保護外れ検出回路１２に入力するカウンタ１３ー１を
有する入力クロック保護外れ検出回路において、マイク
ロプロセッサ１４の制御により、初期値，ロード信号，
異常検出抑止信号，試験用信号夫々を設定し、該カウン
タ１３ー１の初期値入力端子，ロード端子，イネーブル
端子と、該立上りエッジ検出回路１１の入力クロックを
オンオフする端子に入力する制御レジスタ１５を設け、
更に前記カウンタ１３ー１の出力に、前記マイクロプロ
セッサ１４の制御により、カウント数を読み出すリード
バッフア１６ー１を設けた構成とする。
は、図１（Ｂ）に示す如く、入力クロックの立ち上がり
エッジを検出し、立ち上がりエッジ検出パルスを出力す
る立上りエッジ検出回路１１と、初期値を初期値入力端
子に入力し、該立ち上がりエッジ検出パルスをロード端
子に入力して該初期値をロードし、クロックをカウント
させ、カウント値が保護外れになると検出信号を出力す
る保護外れ検出回路１２に入力するカウンタ１３ー１を
有する入力クロック保護外れ検出回路において、マイク
ロプロセッサ１４の制御により、初期値，ロード信号，
異常検出抑止信号，試験用信号夫々を設定し、該カウン
タ１３ー１の初期値入力端子，ロード端子，イネーブル
端子と、該立上りエッジ検出回路１１の入力クロックを
オンオフする端子に入力する制御レジスタ１５を設け、
更に前記カウンタ１３ー１の出力に、前記マイクロプロ
セッサ１４の制御により、カウント数を読み出すリード
バッフア１６ー１を設けた構成とする。
【００２２】入力クロック保護外れ検出回路の後方保護
は、図２に示す如く、入力クロックの立ち上がりエッジ
を検出し、立ち上がりエッジ検出パルスを出力する立上
りエッジ検出回路１１と、入力クロックの１周期時間の
クロック数の初期値を入力し、該立ち上がりエッジ検出
パルスをロード端子に入力して該初期値をロードし、ク
ロックをカウントさせ、カウント値で、１入力クロック
断を検出した時は信号を、第１のカウンタ１８のイネー
ブル端子及び第２のカウンタ１３ー２のロード端子に出
力する検出回路１９に入力する該第１のカウンタ１８
と、初期値を初期値入力端子に入力し、該検出回路１９
の出力信号により該初期値をロードし、クロックをカウ
ントさせ、カウント値を、入力クロックの保護時間のク
ロックのカウント値となった時検出信号を出力する保護
外れ検出回路１２ー２に入力する第２のカウンタ１３ー
２を有する入力クロック保護外れ検出回路において、マ
イクロプロセッサ１４の制御により、初期値，ロード信
号を夫々を設定し、該カウンタ１３ー２の初期値入力端
子，ロード端子に入力する制御レジスタ１５ー２を設
け、更に前記カウンタ１３ー２の出力に、前記マイクロ
プロセッサ１４の制御により、カウント数を読み出すリ
ードバッフア１６ー２を設けた構成とする。
は、図２に示す如く、入力クロックの立ち上がりエッジ
を検出し、立ち上がりエッジ検出パルスを出力する立上
りエッジ検出回路１１と、入力クロックの１周期時間の
クロック数の初期値を入力し、該立ち上がりエッジ検出
パルスをロード端子に入力して該初期値をロードし、ク
ロックをカウントさせ、カウント値で、１入力クロック
断を検出した時は信号を、第１のカウンタ１８のイネー
ブル端子及び第２のカウンタ１３ー２のロード端子に出
力する検出回路１９に入力する該第１のカウンタ１８
と、初期値を初期値入力端子に入力し、該検出回路１９
の出力信号により該初期値をロードし、クロックをカウ
ントさせ、カウント値を、入力クロックの保護時間のク
ロックのカウント値となった時検出信号を出力する保護
外れ検出回路１２ー２に入力する第２のカウンタ１３ー
２を有する入力クロック保護外れ検出回路において、マ
イクロプロセッサ１４の制御により、初期値，ロード信
号を夫々を設定し、該カウンタ１３ー２の初期値入力端
子，ロード端子に入力する制御レジスタ１５ー２を設
け、更に前記カウンタ１３ー２の出力に、前記マイクロ
プロセッサ１４の制御により、カウント数を読み出すリ
ードバッフア１６ー２を設けた構成とする。
【００２３】
【作用】図１（Ａ）（Ｂ）の場合は、マイクロプロセッ
サ４，１４の制御により制御レジスタ５，１５ー１のＤ
0 〜Ｄn ，Ｄn+1 ，Ｄn+2 ，Ｄn+3 に必要により、初期
値，ロード信号，異常検出抑止信号，試験用信号夫々を
設定し、出力Ｑ0 〜Ｑnより初期値を出力しカウンタ
３，１３ー１の初期値入力端子に入力し，出力Ｑn+ 1 よ
りロード信号を出力しカウンタ３，１３ー１のロード端
子に入力し，出力Ｑ n+2 より異常検出抑止信号を出力し
カウンタ３，１３ー１のイネーブル端子に入力し，出力
Ｑn+3 より試験用信号を出力し図１（Ａ）の場合は位相
比較回路１のフレームパルスをオンオフする端子に入力
し、図１（Ｂ）の場合は立上りエッジ検出回路１１の入
力クロックをオンオフする端子に入力する。
サ４，１４の制御により制御レジスタ５，１５ー１のＤ
0 〜Ｄn ，Ｄn+1 ，Ｄn+2 ，Ｄn+3 に必要により、初期
値，ロード信号，異常検出抑止信号，試験用信号夫々を
設定し、出力Ｑ0 〜Ｑnより初期値を出力しカウンタ
３，１３ー１の初期値入力端子に入力し，出力Ｑn+ 1 よ
りロード信号を出力しカウンタ３，１３ー１のロード端
子に入力し，出力Ｑ n+2 より異常検出抑止信号を出力し
カウンタ３，１３ー１のイネーブル端子に入力し，出力
Ｑn+3 より試験用信号を出力し図１（Ａ）の場合は位相
比較回路１のフレームパルスをオンオフする端子に入力
し、図１（Ｂ）の場合は立上りエッジ検出回路１１の入
力クロックをオンオフする端子に入力する。
【００２４】このようにすれば、カウンタ３，１３ー１
の初期値はマイクロプロセッサ４，１４の制御により容
易に変更出来又保護外れ検出回路２にて検出する保護段
数を大きくしておけば、初期値を変更することで保護段
数を容易に変更出来、又ロード信号により強制的に初期
値をロードすることが出来る。又電源投入時等の異常検
出を抑止したい場合は、異常検出抑止信号により抑止す
ることが出来る。
の初期値はマイクロプロセッサ４，１４の制御により容
易に変更出来又保護外れ検出回路２にて検出する保護段
数を大きくしておけば、初期値を変更することで保護段
数を容易に変更出来、又ロード信号により強制的に初期
値をロードすることが出来る。又電源投入時等の異常検
出を抑止したい場合は、異常検出抑止信号により抑止す
ることが出来る。
【００２５】又試験用信号により位相比較回路１のフレ
ームパルスをオンオフさせることで、カウンタ３を前方
保護又は後方保護に用いる場合でもフレームパルス保護
外れ検出回路の試験をすることが出来、又試験用信号に
より立上りエッジ検出回路１１の入力クロックをオフす
ることにより入力クロック保護外れ検出回路の前方保護
の試験をすることが出来る。
ームパルスをオンオフさせることで、カウンタ３を前方
保護又は後方保護に用いる場合でもフレームパルス保護
外れ検出回路の試験をすることが出来、又試験用信号に
より立上りエッジ検出回路１１の入力クロックをオフす
ることにより入力クロック保護外れ検出回路の前方保護
の試験をすることが出来る。
【００２６】又マイクロプロセッサ４，１４より、リー
ドバッフア６，１６ー１にリード信号を送りカウンタ
３，１３ー１のカウント値を読み出させることでカウン
タ３，１３ー１のカウント値を読み出すことが出来る。
ドバッフア６，１６ー１にリード信号を送りカウンタ
３，１３ー１のカウント値を読み出させることでカウン
タ３，１３ー１のカウント値を読み出すことが出来る。
【００２７】図２（Ｃ）の場合は、入力クロック保護外
れ検出回路の後方保護に用いる場合で、マイクロプロセ
ッサ１４より制御レジスタ１５ー２のＤ0 〜Ｄn ，Ｄ
n+1 に必要により初期値，ロード信号を設定し、出力Ｑ
0 〜Ｑn より初期値を出力しカウンタ３ー２の初期値入
力端子に入力し，出力Ｑn+1 よりロード信号を出力しカ
ウンタ３ー２のロード端子に入力する。
れ検出回路の後方保護に用いる場合で、マイクロプロセ
ッサ１４より制御レジスタ１５ー２のＤ0 〜Ｄn ，Ｄ
n+1 に必要により初期値，ロード信号を設定し、出力Ｑ
0 〜Ｑn より初期値を出力しカウンタ３ー２の初期値入
力端子に入力し，出力Ｑn+1 よりロード信号を出力しカ
ウンタ３ー２のロード端子に入力する。
【００２８】このようにすれば、カウンタ３ー２の初期
値はマイクロプロセッサ１４の制御により容易に変更出
来、又保護外れ検出回路２の検出する保護段数を大きく
しておけば初期値を変えることで保護段数を容易に変更
出来、又ロード信号により強制的に初期値をロードする
ことが出来る。
値はマイクロプロセッサ１４の制御により容易に変更出
来、又保護外れ検出回路２の検出する保護段数を大きく
しておけば初期値を変えることで保護段数を容易に変更
出来、又ロード信号により強制的に初期値をロードする
ことが出来る。
【００２９】試験は、先に説明せる、試験用信号により
立上りエッジ検出回路１１の入力クロックのオフになっ
ているものをオンにすることで行うことが出来る。又マ
イクロプロセッサ１４より、リードバッフア１６ー２に
リード信号を送りカウンタ１３ー２のカウント値を読み
出させることでカウンタ１３ー２のカウント値を読み出
すことが出来る。
立上りエッジ検出回路１１の入力クロックのオフになっ
ているものをオンにすることで行うことが出来る。又マ
イクロプロセッサ１４より、リードバッフア１６ー２に
リード信号を送りカウンタ１３ー２のカウント値を読み
出させることでカウンタ１３ー２のカウント値を読み出
すことが出来る。
【００３０】
【実施例】図３は本発明の実施例のフレームパルス保護
外れ検出回路のブロック図、図４は本発明の実施例の入
力クロック保護外れ検出回路のブロック図である。
外れ検出回路のブロック図、図４は本発明の実施例の入
力クロック保護外れ検出回路のブロック図である。
【００３１】図３で図５の従来例と異なるのは、マイク
ロプロセッサ４関係、制御レジスタ５ー１，５ー２、リ
ードバッフア６ー１，６ー２、位相比較回路１ー１内に
アンド回路３２を設けた点であるので、この異なる点を
中心に以下説明する。
ロプロセッサ４関係、制御レジスタ５ー１，５ー２、リ
ードバッフア６ー１，６ー２、位相比較回路１ー１内に
アンド回路３２を設けた点であるので、この異なる点を
中心に以下説明する。
【００３２】保護外れ検出回路２ー１，２ー２は、４ビ
ットを用る場合で、例えば図３（Ａ）に示す如く検出段
数値を１２としておけば、保護段数が２の時は初期値を
１０とすればよく、保護段数を６とする場合は初期値を
６とすればよい。
ットを用る場合で、例えば図３（Ａ）に示す如く検出段
数値を１２としておけば、保護段数が２の時は初期値を
１０とすればよく、保護段数を６とする場合は初期値を
６とすればよい。
【００３３】マイクロプロセッサ４が初期値，ロード信
号，異常検出抑止信号，試験用信号を制御レジスタ５ー
１，５ー２のＤ0 〜Ｄn+3 に書き込む時は、アドレスデ
コーダ１０にてアンド回路３６ー１，３６ー２を選択さ
せ、書込み信号を制御バスより入力させる。
号，異常検出抑止信号，試験用信号を制御レジスタ５ー
１，５ー２のＤ0 〜Ｄn+3 に書き込む時は、アドレスデ
コーダ１０にてアンド回路３６ー１，３６ー２を選択さ
せ、書込み信号を制御バスより入力させる。
【００３４】以下は代表例として制御レジスタ５ー１の
Ｄ0 〜Ｄn+3 に書き込み出力させる場合につき説明す
る。初期値を変化させ保護段数を例えば２から６に変え
る場合、マイクロプロセッサ４は制御レジスタ５ー１の
Ｄ0 Ｄn に所望の初期値例えば６（保護段数が２の時の
初期値は１０である）を書込み、Ｄn+1 に“１”を書込
み、出力のＱ0 〜Ｑ n より初期値の６を出力させ、カウ
ンタ３ー１の初期値入力端子に入力させ、出力Ｑn+1 よ
りＨレベルの信号をカウンタ３ー１のロード端子に入力
させることで実現出来る。勿論この場合の保護外れ検出
回路２ー１の構成は図３（Ａ）に示す如く検出段数値を
１２としてある。
Ｄ0 〜Ｄn+3 に書き込み出力させる場合につき説明す
る。初期値を変化させ保護段数を例えば２から６に変え
る場合、マイクロプロセッサ４は制御レジスタ５ー１の
Ｄ0 Ｄn に所望の初期値例えば６（保護段数が２の時の
初期値は１０である）を書込み、Ｄn+1 に“１”を書込
み、出力のＱ0 〜Ｑ n より初期値の６を出力させ、カウ
ンタ３ー１の初期値入力端子に入力させ、出力Ｑn+1 よ
りＨレベルの信号をカウンタ３ー１のロード端子に入力
させることで実現出来る。勿論この場合の保護外れ検出
回路２ー１の構成は図３（Ａ）に示す如く検出段数値を
１２としてある。
【００３５】電源投入時の初期設定期間中等で、異常検
出を抑止したい場合は、マイクロプロセッサ４は制御レ
ジスタ５ー１のＤn+2 に“１”を書込み、出力Ｑn+2 よ
りＨレベルの信号を出力させ、カウンタ３ー１のイネー
ブル端子に入力させディセーブルとさせることで、カウ
ンタ３ー１のカウントアップを停めることで実現出来る
（通常は前方保護側をプロテクトすればよいので、カウ
ンタ３ー２のカウントアップは特に停める必要はな
い）。
出を抑止したい場合は、マイクロプロセッサ４は制御レ
ジスタ５ー１のＤn+2 に“１”を書込み、出力Ｑn+2 よ
りＨレベルの信号を出力させ、カウンタ３ー１のイネー
ブル端子に入力させディセーブルとさせることで、カウ
ンタ３ー１のカウントアップを停めることで実現出来る
（通常は前方保護側をプロテクトすればよいので、カウ
ンタ３ー２のカウントアップは特に停める必要はな
い）。
【００３６】フレームパルス保護外れ検出回路の前方保
護の試験を行う時は、マイクロプロセッサ４は制御レジ
スタ５ー１のＤn+3 に“１”を書込み、出力Ｑn+3 より
Ｈレベルの信号を出力させ位相比較回路１ー１のアンド
回路３２入力し、フレームパルスを停め、カウンタ３ー
１をカウントアップさせ、保護外れ検出回路２ー１より
Ｈレベルを出力しＦＦ７の出力がＨレベルになるかどう
かで行うことが出来る。
護の試験を行う時は、マイクロプロセッサ４は制御レジ
スタ５ー１のＤn+3 に“１”を書込み、出力Ｑn+3 より
Ｈレベルの信号を出力させ位相比較回路１ー１のアンド
回路３２入力し、フレームパルスを停め、カウンタ３ー
１をカウントアップさせ、保護外れ検出回路２ー１より
Ｈレベルを出力しＦＦ７の出力がＨレベルになるかどう
かで行うことが出来る。
【００３７】尚後方保護の試験を行う時は、マイクロプ
ロセッサ４は制御レジスタ５ー１のＤn+3 に“０”を書
込み、出力Ｑn+3 よりＬレベルの信号を出力させ位相比
較回路１ー１のアンド回路３２入力し、フレームパルス
を入力させ位相比較回路１ー２のアンド回路２８よりＨ
レベルの信号を出力させ、カウンタ３ー２をカウントア
ップさせ、保護外れ検出回路２ー２よりＨレベルを出力
しＦＦ７の出力がＬレベルになるかどうかで行うことが
出来る。
ロセッサ４は制御レジスタ５ー１のＤn+3 に“０”を書
込み、出力Ｑn+3 よりＬレベルの信号を出力させ位相比
較回路１ー１のアンド回路３２入力し、フレームパルス
を入力させ位相比較回路１ー２のアンド回路２８よりＨ
レベルの信号を出力させ、カウンタ３ー２をカウントア
ップさせ、保護外れ検出回路２ー２よりＨレベルを出力
しＦＦ７の出力がＬレベルになるかどうかで行うことが
出来る。
【００３８】尚カウンタ３ー１，３ー２のカウント値を
読み出す時は、マイクロプロセッサ４はアドレスデコー
ダ１０の出力にてナンド回路３３ー１，３３ー２を選択
させ、制御バスより読出し信号を入力することで、リー
ドバッフア６ー１，６ー２にて読出しデータバスに送る
ことで読み出すことが出来る。
読み出す時は、マイクロプロセッサ４はアドレスデコー
ダ１０の出力にてナンド回路３３ー１，３３ー２を選択
させ、制御バスより読出し信号を入力することで、リー
ドバッフア６ー１，６ー２にて読出しデータバスに送る
ことで読み出すことが出来る。
【００３９】図４で図６の従来例と異なるのは、マイク
ロプロセッサ１４関係、制御レジスタ１５ー１，１５ー
２、リードバッフア１６ー１，１６ー２、立上りエッジ
検出回路１１にアンド回路３７を設けた点であるので、
この異なる点を中心に以下説明する。
ロプロセッサ１４関係、制御レジスタ１５ー１，１５ー
２、リードバッフア１６ー１，１６ー２、立上りエッジ
検出回路１１にアンド回路３７を設けた点であるので、
この異なる点を中心に以下説明する。
【００４０】マイクロプロセッサ１４が初期値，ロード
信号，異常検出抑止信号，試験用信号を制御レジスタ１
５ー１，１５ー２のＤ0 〜Ｄn+3 に書き込む時は、アド
レスデコーダ１０にてアンド回路４１ー１，４１ー２を
選択させ、書込み信号を制御バスより入力させる。
信号，異常検出抑止信号，試験用信号を制御レジスタ１
５ー１，１５ー２のＤ0 〜Ｄn+3 に書き込む時は、アド
レスデコーダ１０にてアンド回路４１ー１，４１ー２を
選択させ、書込み信号を制御バスより入力させる。
【００４１】初期値を変化させ保護段数を変える場合
は、マイクロプロセッサ１４は制御レジスタ１５ー１，
１５ー２のＤ0 〜Ｄn に所望の初期値を書込み、Ｄn+1
に“１”を書込み、出力のＱ0 〜Ｑn より初期値を出力
させ、カウンタ１３ー１，１３ー２の初期値入力端子に
入力させ、出力Ｑn+1 よりＨレベルの信号をカウンタ１
３ー１，１３ー２のロード端子に入力させることで実現
出来る。勿論この場合も保護外れ検出回路１２ー１，１
２ー２の検出段数を大きい値にしておかなければならな
い。
は、マイクロプロセッサ１４は制御レジスタ１５ー１，
１５ー２のＤ0 〜Ｄn に所望の初期値を書込み、Ｄn+1
に“１”を書込み、出力のＱ0 〜Ｑn より初期値を出力
させ、カウンタ１３ー１，１３ー２の初期値入力端子に
入力させ、出力Ｑn+1 よりＨレベルの信号をカウンタ１
３ー１，１３ー２のロード端子に入力させることで実現
出来る。勿論この場合も保護外れ検出回路１２ー１，１
２ー２の検出段数を大きい値にしておかなければならな
い。
【００４２】電源投入時の初期設定期間中等で、異常検
出を抑止したい場合は、マイクロプロセッサ１４は制御
レジスタ１５ー１のＤn+2 に“１”を書込み、出力Ｑ
n+2 よりＨレベルの信号を出力させ、カウンタ１３ー１
のイネーブル端子に入力させディセーブルとさせること
で、カウンタ１３ー１のカウントアップを停めることで
実現出来る（通常は前方保護側をプロテクトすればよい
ので、カウンタ１３ー２のカウントアップは特に停める
必要はない）。
出を抑止したい場合は、マイクロプロセッサ１４は制御
レジスタ１５ー１のＤn+2 に“１”を書込み、出力Ｑ
n+2 よりＨレベルの信号を出力させ、カウンタ１３ー１
のイネーブル端子に入力させディセーブルとさせること
で、カウンタ１３ー１のカウントアップを停めることで
実現出来る（通常は前方保護側をプロテクトすればよい
ので、カウンタ１３ー２のカウントアップは特に停める
必要はない）。
【００４３】入力クロック保護外れ検出回路の前方保護
の試験を行う時は、マイクロプロセッサ１４は制御レジ
スタ１５ー１のＤn+3 に“１”を書込み、出力Ｑn+3 よ
りＨレベルの信号を出力させ立上りエッジ検出回路１１
のアンド回路３７入力し、入力クロックを停め、カウン
タ１３ー１をカウントアップさせ、保護外れ検出回路１
２ー１よりＨレベルを出力しＦＦ１７の出力がＨレベル
になるかどうかで行うことが出来る。
の試験を行う時は、マイクロプロセッサ１４は制御レジ
スタ１５ー１のＤn+3 に“１”を書込み、出力Ｑn+3 よ
りＨレベルの信号を出力させ立上りエッジ検出回路１１
のアンド回路３７入力し、入力クロックを停め、カウン
タ１３ー１をカウントアップさせ、保護外れ検出回路１
２ー１よりＨレベルを出力しＦＦ１７の出力がＨレベル
になるかどうかで行うことが出来る。
【００４４】尚後方保護の試験を行う時は、マイクロプ
ロセッサ１４は制御レジスタ１５ー１のＤn+3 に“０”
を書込み、出力Ｑn+3 よりＬレベルの信号を出力させ立
上りエッジ検出回路１１のアンド回路３７入力し、入力
クロックを入力させアンド回路３１より入力クロツクを
出力させ、カウンタ１８をカウントアップさせ、保護外
れ検出回路１２ー２よりＨレベルを出力しＦＦ１７の出
力がＬレベルになるかどうかで行うことが出来る。
ロセッサ１４は制御レジスタ１５ー１のＤn+3 に“０”
を書込み、出力Ｑn+3 よりＬレベルの信号を出力させ立
上りエッジ検出回路１１のアンド回路３７入力し、入力
クロックを入力させアンド回路３１より入力クロツクを
出力させ、カウンタ１８をカウントアップさせ、保護外
れ検出回路１２ー２よりＨレベルを出力しＦＦ１７の出
力がＬレベルになるかどうかで行うことが出来る。
【００４５】尚カウンタ１３ー１，１３ー２のカウント
値を読み出す時は、マイクロプロセッサ１４はアドレス
デコーダ１０の出力にてナンド回路３８ー１，３８ー２
を選択させ、制御バスより読出し信号を入力すること
で、リードバッフア１６ー１，１６ー２にて読出しデー
タバスに送ることで読み出すことが出来る。
値を読み出す時は、マイクロプロセッサ１４はアドレス
デコーダ１０の出力にてナンド回路３８ー１，３８ー２
を選択させ、制御バスより読出し信号を入力すること
で、リードバッフア１６ー１，１６ー２にて読出しデー
タバスに送ることで読み出すことが出来る。
【００４６】
【発明の効果】以上詳細に説明する如く本発明によれ
ば、初期値を変え保護段数を容易に変えることが出来、
フレームパルス及び入力クロックが不安定な場合は異常
検出を抑止出来、又前方保護，後方保護のカウンタのカ
ウント値を読み出せ、又フレームパルス及び入力クロッ
クをオンオフしフレームパルス保護外れ検出回路，入力
クロック保護外れ検出回路の試験が出来るフレームパル
ス保護外れ検出回路及び入力クロック保護外れ検出回路
が得られる効果がある。
ば、初期値を変え保護段数を容易に変えることが出来、
フレームパルス及び入力クロックが不安定な場合は異常
検出を抑止出来、又前方保護，後方保護のカウンタのカ
ウント値を読み出せ、又フレームパルス及び入力クロッ
クをオンオフしフレームパルス保護外れ検出回路，入力
クロック保護外れ検出回路の試験が出来るフレームパル
ス保護外れ検出回路及び入力クロック保護外れ検出回路
が得られる効果がある。
【図１】は本発明の原理ブロック図(その１)、
【図２】は本発明の原理ブロック図(その２)、
【図３】は本発明の実施例のフレームパルス保護外れ検
出回路のブロック図、
出回路のブロック図、
【図４】は本発明の実施例の入力クロック保護外れ検出
回路のブロック図、
回路のブロック図、
【図５】は従来例のフレームパルス保護外れ検出回路の
ブロック図及びタイムチャート、
ブロック図及びタイムチャート、
【図６】は従来例の入力クロック保護外れ検出回路のブ
ロック図、
ロック図、
【図７】は図６の各部のタイムチャートである。
１，１ー１，１ー２，１ー３は位相比較回路、 ２，２ー１，２ー２，１２ー１，１２ー２は保護外れ検
出回路、 ３，３ー１，３ー２，１３ー１，１３ー２，１３ー３，
１３ー４，１８はカウンタ、 ４，１４はマイクロプロセッサ、 ５，５ー１，５ー２，１５ー１，１５ー２は制御レジス
タ、 ６，６ー１，６ー２，１６ー１，１６ー２はリードバッ
フア、 ７，１７，２９，３０はフリップフロップ、 １０はアドレスデコーダ、 １１，１１ー１は立上りエッジ検出回路、 １７は入力クロック１周期時間のクロック数、 ２５〜２８，３１〜３２，３５ー１，３５ー２，３７，
４０，４１ー１，４１ー２はアンド回路、 ３３ー１，３３ー２，３８ー１，３８ー２はナンド回路
を示す。
出回路、 ３，３ー１，３ー２，１３ー１，１３ー２，１３ー３，
１３ー４，１８はカウンタ、 ４，１４はマイクロプロセッサ、 ５，５ー１，５ー２，１５ー１，１５ー２は制御レジス
タ、 ６，６ー１，６ー２，１６ー１，１６ー２はリードバッ
フア、 ７，１７，２９，３０はフリップフロップ、 １０はアドレスデコーダ、 １１，１１ー１は立上りエッジ検出回路、 １７は入力クロック１周期時間のクロック数、 ２５〜２８，３１〜３２，３５ー１，３５ー２，３７，
４０，４１ー１，４１ー２はアンド回路、 ３３ー１，３３ー２，３８ー１，３８ー２はナンド回路
を示す。
Claims (5)
- 【請求項１】 フレームパルスと内部フレームの位相を
比較し一致か不一致かを求め、結果を夫々の端子より出
力する位相比較回路（１）と、初期値を初期値入力端子
に入力し、該位相比較回路（１）の一方の出力をロード
端子に入力し、該初期値をロードし、該位相比較回路
（１）の他方の出力をイネーブル端子に入力しカウント
させ、カウントした値を、保護外れのカウント値を検出
した時検出信号を出力する保護外れ検出回路（２）に入
力するカウンタ（３）を有するフレームパルス保護外れ
検出回路において、マイクロプロセッサ（４）の制御に
より、初期値，ロード信号，異常検出抑止信号，試験用
信号夫々を設定し、該カウンタ（３）の初期値入力端
子，ロード端子，イネーブル端子と、該位相比較回路
（１）の入力フレームパルスをオンオフする端子に入力
する制御レジスタ（５）を設けたことを特徴とするフレ
ームパルス保護外れ検出回路。 - 【請求項２】 前記カウンタ（３）の出力に、前記マイ
クロプロセッサ（４）の制御により、カウント数を読み
出すリードバッフア（６）を設けたことを特徴とする請
求項１記載のフレームパルス保護外れ検出回路。 - 【請求項３】 入力クロックの立ち上がりエッジを検出
し、立ち上がりエッジ検出パルスを出力する立上りエッ
ジ検出回路（１１）と、初期値を初期値入力端子に入力
し、該立ち上がりエッジ検出パルスをロード端子に入力
して該初期値をロードし、クロックをカウントさせ、カ
ウント値が保護外れになると検出信号を出力する保護外
れ検出回路（１２）に入力するカウンタ（１３ー１）を
有する入力クロック保護外れ検出回路において、マイク
ロプロセッサ（１４）の制御により、初期値，ロード信
号，異常検出抑止信号，試験用信号夫々を設定し、該カ
ウンタ（１３ー１）の初期値入力端子，ロード端子，イ
ネーブル端子と、該立上りエッジ検出回路（１１）の入
力クロックをオンオフする端子に入力する制御レジスタ
（１５）を設けたことを特徴とする入力クロック保護外
れ検出回路。 - 【請求項４】 入力クロックの立ち上がりエッジを検出
し、立ち上がりエッジ検出パルスを出力する立上りエッ
ジ検出回路（１１）と、入力クロックの１周期時間のク
ロック数の初期値を入力し、該立ち上がりエッジ検出パ
ルスをロード端子に入力して該初期値をロードし、クロ
ックをカウントさせ、カウント値で、１入力クロック断
を検出した時は信号を、第１のカウンタ（１８）のイネ
ーブル端子及び第２のカウンタ（１３ー２）のロード端
子に出力する検出回路（１９）に入力する該第１のカウ
ンタ（１８）と、初期値を初期値入力端子に入力し、該
検出回路（１９）の出力信号により該初期値をロード
し、クロックをカウントさせ、カウント値を、入力クロ
ックの保護時間のクロックのカウント値となった時検出
信号を出力する保護外れ検出回路（１２ー２）に入力す
る該第２のカウンタ（１３ー２）を有する入力クロック
保護外れ検出回路において、マイクロプロセッサ（１
４）の制御により、初期値，ロード信号を夫々を設定
し、該第２のカウンタ（１３ー２）の初期値入力端子，
ロード端子に入力する制御レジスタ（１５ー２）を設け
たことを特徴とする入力クロック保護外れ検出回路。 - 【請求項５】 前記カウンタ（１３ー１）及び前記第２
のカウンタ（１３ー２）の出力に、前記マイクロプロセ
ッサ（１４）の制御により、カウント数を読み出すリー
ドバッフア（１６ー１，１６ー２）を設けたことを特徴
とする請求項４，請求項５記載の入力クロック保護外れ
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6008954A JPH07221748A (ja) | 1994-01-31 | 1994-01-31 | フレームパルス保護外れ検出回路及び入力クロック保護外れ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6008954A JPH07221748A (ja) | 1994-01-31 | 1994-01-31 | フレームパルス保護外れ検出回路及び入力クロック保護外れ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221748A true JPH07221748A (ja) | 1995-08-18 |
Family
ID=11707072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6008954A Withdrawn JPH07221748A (ja) | 1994-01-31 | 1994-01-31 | フレームパルス保護外れ検出回路及び入力クロック保護外れ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221748A (ja) |
-
1994
- 1994-01-31 JP JP6008954A patent/JPH07221748A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
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