JPH06342018A - トリガ回路 - Google Patents

Abstract

(57)【要約】 【目的】クロック信号の周囲に定義される時間ウィンド
ウ内で、入力電圧が所定の範囲に入ったことを検出して
トリガ信号を発生する。 【構成】クロック信号１２２が与えられるワンショット
回路４１４とディジタル信号であるデータ信号１２０側
に入っている遅延回路４１０により時間ウィンドウが定
義される。この時間ウインドウ内でデータ信号１２０が
Ｈレベルの下限とＬレベルの上限の間の値を取った場合
には、フリップフロップ４１８がセットされて、エラー
・トリガを発生させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子回路に関し、より
詳細には測定器トリガ回路に関する。更に詳細には、本
発明は、被測定信号用のトリガ・ウィンドウを生成する
回路に関する。

【０００２】

【従来の技術】電子回路においては、回路の動作期間中
の特定の時間に、定義された電圧レベル或いは幾つかの
定義された電圧レベルのうちの１つを有しなければなら
ない信号が度々見受けられる。たとえば、コンピュータ
からターミナルへ送られるデータ信号のような、直列ビ
ット・ストリームにおいては、データは高値或いは低値
のいずれであってもよいが、同期クロックの発生時には
そのうちの一方或いは他方でなければならない。クロッ
ク信号とクロック信号の間では、データは低値から高値
へ或いは高値から低値へ遷移してもよく、或いは障害を
引き起こすことなく２つの値の間を振動することさえあ
る。唯一の基準は、データはクロックの発生に先立った
或る定義された時間だけ安定していなければならず、デ
ータはクロックの発生後の或る定義された時間だけ安定
な状態を保っていなければならず、またデータは特定の
高或いは低電圧範囲内になければならないということで
ある。

【０００３】このような信号を試験するときには、タイ
ミングや電圧値にエラーが発生したときにトリガをかけ
ることが望ましい。電圧は、クロックの発生に関して定
義された時間ウィンドウの外側の任意の時点で変化する
ことがあるので、信号がある特定の電圧レベルに到着し
たとかあるいは超過したことに基づいてトリガをかける
ことは不可能である。その代わりに、電圧は、クロック
のいずれかの側に関する特定の時間ウィンドウ内におい
てのみ試験されなければならない。

【０００４】そこで、当該技術において、クロック信号
の発生のいずれかの側の時間ウィンドウを定義し、高電
圧側及び低電圧側に許容限界を有する電圧ウィンドウを
定義し、入力信号が時間及び電圧ウィンドウ内に入った
時を検出する回路が必要である。本発明は、この必要性
及び他の必要性に応じるものである。

【０００５】

【目的】本発明の目的は、入力信号の表示にトリガをか
けるためのトリガ信号を提供することである。

【０００６】本発明の他の目的は、時間ウィンドウを定
義し、入力信号が時間ウィンドウ内である電圧を通って
遷移した場合には、トリガ信号を提供することである。

【０００７】他の目的は、電圧ウィンドウを提供し、入
力信号が電圧ウィンドウ内に入った場合にはトリガ信号
を提供することである。

【０００８】本発明の更に他の目的は、トリガ事象を計
数し、ビット・エラー率を決定することである。

【０００９】本発明の更に他の目的は、時間ウィンドウ
と電圧ウィンドウを結合し、入力信号が時間ウィンドウ
と電圧ウィンドウの双方の中に入った場合にトリガ信号
を提供することである。

【００１０】

【概要】本発明の上記及び他の目的は、一対の比較器を
使用して入力信号と低側閾値及び高側閾値の双方と比較
し、入力信号が低側閾値と高側閾値の間にあることを示
す信号を生成する回路で達成される。第３の比較器は、
いつクロック信号が中間域の閾値電圧を超過したかを判
定し、従ってクロック信号が低電圧から高電圧に遷移し
た時間を示すために使用される。第３の比較器の出力
は、プログラム可能ワンショット回路により、クロック
信号の遷移と共に開始するところの定義された時間間隔
だけ高レベルをとる信号を生成する。

【００１１】時間ウィンドウ信号は、電圧閾値信号が時
間間隔だけ遅延された後に、電圧閾値信号とＡＮＤがと
られる。これらの２つの信号のＡＮＤをとった結果は、
入力信号が時間ウィンドウの期間において低側閾値と高
側閾値の範囲内に入っているかどうかを定義する出力信
号である。

【００１２】閾値信号を遅延させることによって、実効
的に時間ウィンドウが時間軸上を後方に移動し、これに
よって時間ウィンドウがクロック信号の遷移のいずれの
側でも定義できるようになる。閾値信号の遅延量がプロ
グラム可能ワンショット時間の半分である場合には、時
間ウィンドウはクロック遷移に関して対称である。

【００１３】

【実施例】以下の説明は、本発明を実現するための現時
点で最良と考えられている態様である。この説明は、本
発明の概念を制限するように受け止められるべきではな
く、単に本発明の一般的な原理の説明の目的でなされて
いるにすぎない。本発明の範囲は、特許請求の範囲を参
照して決定されるべきである。

【００１４】図１は、オシロスコープのような測定器内
で使用されるような、本発明の環境のブロック図を示
す。ここで図１を参照すると、オシロスコープのような
測定器１０２が、システムバス１０６を介して測定器１
０２の他の要素と通信する中央処理ユニット（ＣＰＵ）
１０４を有している。取込み回路１０８は、プログラム
された時間間隔の間に入力信号をディジタル化する。Ｃ
ＰＵ１０４は、次いでディジタル化されたデータを表示
装置１１４に送る。本発明のトリガ回路１１２は、デー
タ入力信号１２０及びクロック入力１２２を監視し、所
望の入力信号条件が生じたときにトリガ信号１１８を取
込み回路１０８に送る。トリガ信号１１８は、取込み回
路１０８が所望の入力信号条件についてのディジタル化
された時間間隔を位置決めするために使用するタイミン
グ基準を提供する。

【００１５】図２は、本発明で入力信号として使用する
ことができる直列ビット・ストリーム信号のタイミング
図を示す。ここで図２を参照すると、この入力信号のタ
イミング図は、ある時刻に入力信号の電圧が変化し、他
の時刻には安定していることを示している。この形式の
信号は、コンピュータシステムとターミナル装置との間
の非同期信号、或いはEthernetのようなベース・バンド
ＬＡＮを通して流れることがある信号のような、直列ビ
ット・ストリーム信号の一例である。このタイミング図
では、時間間隔２１０の間に入力信号の電圧が変化する
ことがあるが、時間間隔２１２の間では安定であること
が示されている。

【００１６】クロック入力信号１２２は、データ入力信
号１２０を同期させるために使用される。クロック入力
信号１２２は、データ入力信号１２０の安定な期間２１
２の間で生じる立ち上がりエッジ２０６を有している。
このように、立ち上がりエッジ２０６は、データ入力信
号１２０が安定である時点でデータ入力信号１２０をサ
ンプリングするのに使用することができる。

【００１７】データ入力信号１２０の限界を適切に試験
するために、ウィンドウ２０８が定義されなければなら
ない。図３は、ウィンドウ２０８を説明する詳細タイミ
ング図を示す。ここで図３を参照すると、ウィンドウ２
０８は、高側閾値３０２を含んでいる。入力信号は、ウ
ィンドウ２０８の時間の間、低側閾値３０６より低くな
い限り、高側閾値３０２より低い値を取ってはいけな
い。低側閾値３０６は、入力信号の低電圧閾値を定義し
ており、入力信号は、ウィンドウ２０８の期間中は、高
側閾値３０２より高くない限り、低電圧信号より高い値
を取ってはならない。すなわち、入力信号は、ウィンド
ウの期間中に高側閾値３０２と低側閾値３０６の間にあ
ってはならない。信号は、ウィンドウの期間中に、高側
閾値３０２より高いか或いは低側閾値３０６より低けれ
ば有効である。

【００１８】ウィンドウ２０８は、またウィンドウの開
始時刻ＴＳＴＡＲＴ ３０８及び終了時刻ＴＥＮＤ ３１
２を含んでいる。入力電圧は、ＴＳＴＡＲＴ ３０８と
ＴＥＮＤ ３１２の間で安定でなければならない。すな
わち、ＴＳＴＡＲＴ ３０８とＴＥＮＤ ３１２の間で
は、入力電圧は高側閾値３０２と低側閾値３０６の間に
あってはならない。クロック閾値電圧レベル３０４は、
ウィンドウ２０８が位置している所に関してクロック入
力信号ＴＣＬＯＣＫ ３１０から時間基準を定義する。
ＴＣＬＯＣＫ ３１０は、また図２に図示された立ち上
がりエッジと一致する。

【００１９】図４は、本発明の一実施例のトリガ回路の
ブロック図を示す。図４の回路は、図２及び図３に図示
されたウィンドウ２０８を生成し、入力信号がウィンド
ウ２０８内にあるかどうかを判定する。ここで図４を参
照すると、トリガ回路４０２は、高側閾値電圧ＶＨＩＧ
Ｈ ４２２をデータ入力信号１２０と比較する比較器４
０４を含んでいる。第２の比較器４０６は、入力信号を
低電圧閾値４２６と比較する。これらの２つの比較器の
出力は、データ入力信号１２０がＶＨＩＧＨ４２２より
も低く且つ低側閾値電圧ＶＬＯＷ ４２６よりも高いと
きにはいつでもその出力４０９が高くなるＡＮＤ回路４
０８に接続される。

【００２０】高側閾値電圧ＶＨＩＧＨ４２２は、図３に
図示された高側閾値電圧３０２を表す定電圧であり、低
側閾値電圧ＶＬＯＷ信号４２６は、図３に図示された低
側閾値電圧３０６を表す定電圧である。ＶＨＩＧＨ ４
２２及びＶＬＯＷ ４２６は、幾つかの方法で生成する
ことができる。たとえば、両閾値電圧は閾値電圧を手動
で設定することができる一対のポテンショメータに接続
することができ、或いは入力がそれぞれレジスタに接続
された一対のディジタル−アナログ変換器（ＤＡＣ）の
出力に接続することができる。取込み回路１０８（図
１）中のプログラム・データ・メモリ内のソフトウェア
は、閾値電圧をレジスタに格納し、ＤＡＣがこれらのデ
ィジタル値を比較器４０４及び４０６に接続されるアナ
ログ信号に変換する。

【００２１】ＡＮＤ回路４０８の出力４０９は、出力４
３２が第２のＡＮＤ回路４１６に接続されているプログ
ラム可能遅延回路４１０に接続されている。出力４３２
は入力４０９を遅延したものであり、この信号を容易に
時間ウィンドウと比較できるように遅延されている。

【００２２】第３の比較器４１２は、第１の入力として
クロック入力信号１２２を、第２の入力としてＶＭＩＤ
電圧４３０を受取る。比較器４１２の出力４１３は、出
力４３４が第２のＡＮＤ回路４１６に接続されているプ
ログラム可能ワンショット回路４１４に接続されてい
る。ＶＭＩＤ信号４３０は、図３に示されたクロック閾
値電圧３０４のように定電圧であり、いつクロック入力
信号１２２の立ち上がりが生じたかを決定する。従っ
て、比較器４１２は、図２に図示された立ち上がりエッ
ジ２０６のような、クロック入力信号１２２の立ち上が
りエッジで信号を出力する。プログラム可能ワンショッ
ト回路４１４は、ＣＰＵ１０４（図１）からプログラム
され、その幅がＴＳＴＡＲＴ時刻３０８（図３）とＴＥ
ＮＤ時刻３１２（図３）の間の差に等しい正方向のパル
スを生成する。従って、プログラム可能ワンショット回
路４１４の出力は、ＴＥＮＤとＴＳＴＡＲＴの間の差に
等しい長さである。

【００２３】プログラム可能ワンショット回路４１４の
出力４３４は、図３に図示されたようなクロックの立ち
上がりエッジを囲む時間ウィンドウではなく、クロック
の立ち上がりエッジから始まる時間ウィンドウであるの
で、電圧信号４３２は、プログラム可能遅延回路４１０
により遅延され、信号４３４とタイミングを合わせるた
めに補正される。プログラム可能遅延回路４１０の遅延
時間はどのような値にも設定することができるが、典型
的には（ＴＥＮＤーＴＳＴＡＲＴ）／２の遅延に設定さ
れ、これにより信号４３４により生成された時間ウィン
ドウをクロック・エッジに関して前後に対称にする。

【００２４】パルス幅が（ＴＥＮＤ−ＳＴＡＲＴ）に設
定されたプログラム可能ワンショット回路と、（ＴＤＥ
ＬＡＹ）／２に設定されたプログラム可能遅延回路によ
り、第２のＡＮＤ回路４１６の出力は、入力電圧がウィ
ンドウ２０８内に収まっている場合には論理１になる。
ＡＮＤ回路４１６の出力が０から１に遷移するとき、Ｄ
フリップフロップ回路４１８がセットされてトリガがか
かったことを示す。フリップフロップ４１８のＱ出力４
３６はＤフリップフロップ４２０のＤ入力に接続され
る。Ｄフリップフロップ４２０のクロック入力は第３の
比較器４１２の出力である。従って、フリップフロップ
４２０の出力１１８は図１に図示されたトリガ信号であ
り、このトリガ信号は、条件がフリップフロップ４１８
により設定された後の、クロック１２２の次の立ち上が
りエッジで生じる。

【００２５】リセット／イネーブル信号４４０は、取込
みサイクルと取込みサイクルの間にトリガがリセットで
きるようにする。

【００２６】カウンタ４５４は、トリガが生じた回数を
計数する。従って、このカウンタはビットエラー数を計
数する。Ｄフリップフロップ４５０及び４５２は、カウ
ンタ４５４がデータビット当たりただ１回だけ計数を行
なうことを保証するためのものである。Ｄフリップフロ
ップ４５０は、信号４３４の立ち下がりエッジで短い正
方向のパルスを生成し、フリップフロップ４５２をリセ
ットする。

【００２７】プログラム可能遅延回路４１０は、回路の
設計を簡単化するために、クロック入力信号１２２が通
るラインに直列に入れることもできる。このようにした
場合には、時間ウィンドウ２０８が現在のクロック・エ
ッジの代わりに前のクロック・エッジを基準とするよう
になる。

【００２８】図５は、回路の動作のタイミング図を示
す。ここで図５を参照すると、信号の参照番号はタイミ
ング図の左に示されている。位置５０２において、デー
タ入力信号１２０の変化時点が早く起こり過ぎてしま
い、信号４０９が早期に変化し、その結果、信号４３８
で示されるようにエラーを引き起こす。

【００２９】このように本発明の現在好適である実施例
の説明がなされ、本発明の目的が充分に達成されたこと
が判り、また、当業者ならば、本発明の精神及び範囲を
離れることなく、本発明の構成及び回路における多くの
変更、広範囲に異なる実施例や応用例が示唆されること
が理解されるであろう。ここでの開示及び説明は例証を
意図したものであって、本発明を制限することを意図す
るものではない。本発明は特許請求の範囲により定義さ
れるべきものである。

【００３０】以下に、本発明の実施の態様を列挙する。

【００３１】〔実施態様１〕時間及び電圧ウィンドウ内
に生じる入力信号を検出する回路において、前記入力信
号が所定の範囲内の閾値電圧の電圧を有することを検出
し、前記入力信号が前記所定範囲の閾値電圧の中に入っ
ているときには閾値エラー信号を生成する閾値検出手段
と、周期的なクロック・エッジ信号を受信するクロック
受信手段と、前記クロック・エッジ信号の回りの所定の
時間間隔の間の前記閾値エラー信号を検査し、前記閾値
エラー信号が前記所定の時間間隔の間に生じたときにト
リガ信号を生成する手段とを設けたことを特徴とするト
リガ回路。

【００３２】〔実施態様２〕前記検査する手段が前記周
期的なクロック・エッジ信号の各々が発生した後に前記
所定の時間間隔だけ時間比較信号を生成する手段と、前
記時間比較信号が生成されている期間に前記閾値エラー
信号を検査する手段とを含むことを特徴とする請求項１
記載のトリガ回路。

【００３３】〔実施態様３〕前記検査する手段が、前記
閾値エラー信号を遅延させる遅延手段を含むことを特徴
とする請求項２記載のトリガ回路。

【００３４】〔実施態様４〕前記閾値エラー信号を遅延
させる前記手段が、前記信号を前記所定の時間間隔だけ
遅延させることを特徴とする請求項３記載のトリガ回
路。

【００３５】〔実施態様５〕前記閾値検出手段が、電圧
比較手段を含むことを特徴とする請求項１記載のトリガ
回路。

【００３６】〔実施態様６〕前記トリガ信号の発生を計
数し、これにより不正なデータ・ビット及びビット・エ
ラーを計数する計数手段を更に含むことを特徴とする請
求項１記載のトリガ回路。

【００３７】〔実施態様７〕時間及び電圧ウィンドウ内
に生じる入力信号を検出してトリガ信号を発生する回路
において、所定の高側閾値電圧より低いレベルを有する
前記入力信号を検出する高側閾値検出手段と、所定の低
側閾値電圧より高いレベルを有する前記入力信号を検出
する低側閾値検出手段と、前記高側閾値検出手段の出力
と前記低側閾値検出手段の出力を結合して、前記入力信
号が前記所定の高側閾値電圧と前記所定の低側閾値電圧
との間の電圧を有していることを示す閾値エラー信号を
生成する手段と、周期的なクロック・エッジ信号を受信
するクロック受信手段と、前記クロック・エッジ信号の
回りにして所定の時間間隔の間に起こった前記閾値エラ
ー信号を検査し、前記閾値エラー信号が前記所定の時間
間隔の間に生じたときにトリガ信号を生成する手段とを
含むことを特徴とするトリガ回路。

【００３８】〔実施態様８〕前記検査する手段が、前記
周期的なクロック・エッジ信号の各々が発生した後に前
記所定の時間間隔だけ時間比較信号を生成する手段と、
前記時間比較信号の期間に前記閾値エラー信号を検査す
る手段とを含むことを特徴とする請求項７記載のトリガ
回路。

【００３９】〔実施態様９〕前記結合する手段が、前記
閾値エラー信号を遅延させる遅延手段を含むことを特徴
とする請求項８記載のトリガ回路。

【００４０】〔実施態様１０〕前記遅延手段が、前記信
号を前記所定の時間間隔だけ遅延させることを特徴とす
る請求項９記載のトリガ回路。

【００４１】〔実施態様１１〕前記高側閾値検出手段及
び前記低側閾値検出手段が、それぞれ電圧比較手段を含
むことを特徴とする請求項７記載のトリガ回路。

【００４２】〔実施態様１２〕前記トリガ信号の発生を
計数し、これにより不正なデータ・ビット及びビット・
エラーを計数する計数手段を含むことを特徴とする請求
項７記載のトリガ回路。

【００４３】〔実施態様１３〕入力直列ビット信号が信
号マスクに違反するときに信号を生成するトリガ回路に
おいて、前記入力信号が所定の高側閾値電圧より低い時
点を検出する高側閾値検出手段と、前記入力信号が所定
の低側閾値電圧より高い時点を検出する低側閾値検出手
段と、前記高側閾値検出手段の出力と前記低側閾値検出
手段の出力を結合して、前記入力信号が前記所定の高側
閾値電圧と前記所定の低側閾値電圧との間の電圧を有し
ていることを示す閾値エラー信号を生成する手段と、前
記入力直列ビット信号と同期した周期的なクロック・エ
ッジ信号を受信するクロック受信手段と、前記クロック
・エッジ信号の前後の所定の時間間隔の間の前記閾値エ
ラー信号を検査し、前記閾値エラー信号が前記所定の時
間間隔の間に生じたときにトリガ信号を生成する手段と
を設けたことを特徴とするトリガ回路。

【００４４】〔実施態様１４〕前記検査する手段が、前
記周期的なクロック・エッジ信号の各発生の後に前記所
定の時間間隔だけ時間比較信号を生成する手段と、前記
時間比較信号の期間に前記閾値エラー信号を検査する手
段とを含むことを特徴とする請求項１３記載のトリガ回
路。

【００４５】〔実施態様１５〕前記結合する手段が、前
記閾値エラー信号を遅延させる遅延手段を含むことを特
徴とする請求項１４記載のトリガ回路。

【００４６】〔実施態様１６〕前記閾値エラー信号を遅
延させる前記手段が、前記信号を前記所定の時間間隔だ
け遅延させることを特徴とする請求項１５記載のトリガ
回路。

【００４７】〔実施態様１７〕前記高側閾値検出手段及
び前記低側閾値検出手段が、それぞれ電圧比較手段を含
むことを特徴とする請求項１３記載のトリガ回路。

【００４８】〔実施態様１８〕前記トリガ信号の発生を
計数し、これにより不正なデータ・ビット及びビット・
エラーを計数する計数手段を更に含むことを特徴とする
請求項１３記載のトリガ回路。

【００４９】

【効果】以上詳細に説明したように、本発明によれば、
入力信号が時間ウィンドウ内で所定の電圧を通って遷移
した場合にトリガ信号を発生する回路が提供される。

【図面の簡単な説明】

【図１】本発明がオシロスコープ内のトリガ回路として
使用されている本発明の環境のブロック図。

【図２】本発明のトリガ回路により試験される信号を表
す直列ビット・ストリーム信号のタイミング図。

【図３】図２の信号の１つのビットの時間の拡大タイミ
ング図。

【図４】本発明のトリガ回路のブロック図。

【図５】回路の動作のタイミング図。

【符号の説明】

１０２：測定器 １０４：ＣＰＵ １０６：システムバス １０８：取込み回路 １１２：トリガ回路 １１４：表示装置 １１８：トリガ信号 １２０：データ入力信号 １２２：クロック入力信号 ２０８：ウィンドウ ３０２：高側閾値 ３０６：低側閾値 ４０２：トリガ回路 ４０４、４０６、４１２：比較器 ４０８、４１６：ＡＮＤ回路 ４１０：プログラム可能遅延回路 ４１４：プログラム可能ワンショット回路 ４１８、４２０、４５０、４５２：Ｄフリップフロップ
回路 ４４０：リセット／イネーブル信号 ４５４：カウンタ ＴＳＴＡＲＴ：開始時刻 ＴＣＬＯＣＫ：クロック入力信号 ＴＥＮＤ：終了時刻 ＶＨＩＧＨ：高側閾値電圧 ＶＬＯＷ：低側閾値電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・リービット アメリカ合衆国コロラド州コロラドスプリ ングス、ルパイアー・ストリート 4122

Claims (18)

【特許請求の範囲】
1. 【請求項１】時間及び電圧ウィンドウ内に生じる入力信
   号を検出する回路において、 前記入力信号が所定の範囲内の閾値電圧の電圧を有する
   ことを検出し、前記入力信号が前記所定範囲の閾値電圧
   の中に入っているときには閾値エラー信号を生成する閾
   値検出手段と、 周期的なクロック・エッジ信号を受信するクロック受信
   手段と、 前記クロック・エッジ信号の回りの所定の時間間隔の間
   の前記閾値エラー信号を検査し、前記閾値エラー信号が
   前記所定の時間間隔の間に生じたときにトリガ信号を生
   成する手段とを設けたことを特徴とするトリガ回路。
2. 【請求項２】前記検査する手段が前記周期的なクロック
   ・エッジ信号の各々が発生した後に前記所定の時間間隔
   だけ時間比較信号を生成する手段と、 前記時間比較信号が生成されている期間に前記閾値エラ
   ー信号を検査する手段とを含むことを特徴とする請求項
   １記載のトリガ回路。
3. 【請求項３】前記検査する手段が、前記閾値エラー信号
   を遅延させる遅延手段を含むことを特徴とする請求項２
   記載のトリガ回路。
4. 【請求項４】前記閾値エラー信号を遅延させる前記手段
   が、前記信号を前記所定の時間間隔だけ遅延させること
   を特徴とする請求項３記載のトリガ回路。
5. 【請求項５】前記閾値検出手段が、電圧比較手段を含む
   ことを特徴とする請求項１記載のトリガ回路。
6. 【請求項６】前記トリガ信号の発生を計数し、これによ
   り不正なデータ・ビット及びビット・エラーを計数する
   計数手段を更に含むことを特徴とする請求項１記載のト
   リガ回路。
7. 【請求項７】時間及び電圧ウィンドウ内に生じる入力信
   号を検出してトリガ信号を発生する回路において、 所定の高側閾値電圧より低いレベルを有する前記入力信
   号を検出する高側閾値検出手段と、 所定の低側閾値電圧より高いレベルを有する前記入力信
   号を検出する低側閾値検出手段と、 前記高側閾値検出手段の出力と前記低側閾値検出手段の
   出力を結合して、前記入力信号が前記所定の高側閾値電
   圧と前記所定の低側閾値電圧との間の電圧を有している
   ことを示す閾値エラー信号を生成する手段と、 周期的なクロック・エッジ信号を受信するクロック受信
   手段と、 前記クロック・エッジ信号の回りにして所定の時間間隔
   の間に起こった前記閾値エラー信号を検査し、前記閾値
   エラー信号が前記所定の時間間隔の間に生じたときにト
   リガ信号を生成する手段とを含むことを特徴とするトリ
   ガ回路。
8. 【請求項８】前記検査する手段が、 前記周期的なクロック・エッジ信号の各々が発生した後
   に前記所定の時間間隔だけ時間比較信号を生成する手段
   と、 前記時間比較信号の期間に前記閾値エラー信号を検査す
   る手段とを含むことを特徴とする請求項７記載のトリガ
   回路。
9. 【請求項９】前記結合する手段が、前記閾値エラー信号
   を遅延させる遅延手段を含むことを特徴とする請求項８
   記載のトリガ回路。
10. 【請求項１０】前記遅延手段が、前記信号を前記所定の
    時間間隔だけ遅延させることを特徴とする請求項９記載
    のトリガ回路。
11. 【請求項１１】前記高側閾値検出手段及び前記低側閾値
    検出手段が、それぞれ電圧比較手段を含むことを特徴と
    する請求項７記載のトリガ回路。
12. 【請求項１２】前記トリガ信号の発生を計数し、これに
    より不正なデータ・ビット及びビット・エラーを計数す
    る計数手段を含むことを特徴とする請求項７記載のトリ
    ガ回路。
13. 【請求項１３】入力直列ビット信号が信号マスクに違反
    するときに信号を生成するトリガ回路において、 前記入力信号が所定の高側閾値電圧より低い時点を検出
    する高側閾値検出手段と、 前記入力信号が所定の低側閾値電圧より高い時点を検出
    する低側閾値検出手段と、 前記高側閾値検出手段の出力と前記低側閾値検出手段の
    出力を結合して、前記入力信号が前記所定の高側閾値電
    圧と前記所定の低側閾値電圧との間の電圧を有している
    ことを示す閾値エラー信号を生成する手段と、 前記入力直列ビット信号と同期した周期的なクロック・
    エッジ信号を受信するクロック受信手段と、 前記クロック・エッジ信号の前後の所定の時間間隔の間
    の前記閾値エラー信号を検査し、前記閾値エラー信号が
    前記所定の時間間隔の間に生じたときにトリガ信号を生
    成する手段とを設けたことを特徴とするトリガ回路。
14. 【請求項１４】前記検査する手段が、 前記周期的なクロック・エッジ信号の各発生の後に前記
    所定の時間間隔だけ時間比較信号を生成する手段と、 前記時間比較信号の期間に前記閾値エラー信号を検査す
    る手段とを含むことを特徴とする請求項１３記載のトリ
    ガ回路。
15. 【請求項１５】前記結合する手段が、前記閾値エラー信
    号を遅延させる遅延手段を含むことを特徴とする請求項
    １４記載のトリガ回路。
16. 【請求項１６】前記閾値エラー信号を遅延させる前記手
    段が、前記信号を前記所定の時間間隔だけ遅延させるこ
    とを特徴とする請求項１５記載のトリガ回路。
17. 【請求項１７】前記高側閾値検出手段及び前記低側閾値
    検出手段が、それぞれ電圧比較手段を含むことを特徴と
    する請求項１３記載のトリガ回路。
18. 【請求項１８】前記トリガ信号の発生を計数し、これに
    より不正なデータ・ビット及びビット・エラーを計数す
    る計数手段を更に含むことを特徴とする請求項１３記載
    のトリガ回路。