JP2001141792A - 源同期信号出力を有する電子デバイスを試験する方法および装置 - Google Patents

源同期信号出力を有する電子デバイスを試験する方法および装置

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Abstract

(57)【要約】 【課題】 源同期信号出力を有する電子デバイスの
高信頼性試験のための方法および装置を提供する。 【解決方法】 源同期信号出力を有する電子デバイスを
自動試験装置（ＡＴＥ）を用いて試験するための方法お
よび関連の装置を記載している。被験電子デバイスから
の出力データ信号および出力クロック信号を遅延回路網
により遅延させる。この遅延により、信号経路誤差の解
消並びに出力クロック信号のバッファ処理および分配に
必要な時間を供給する。出力データ信号は、出力クロッ
ク信号を用いてその出力データ信号を読みとることによ
りＡＴＥには相対的に安定して見える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電子デバイスの試験
のための方法および回路に関する。
【０００２】
【発明が解決しようとする課題】半導体集積回路内部の
トランジスタなどの電子デバイスの品質および機能を保
証するために、それら試験は通常自動試験装置（ＡＴ
Ｅ）を用いて行う。ＡＴＥは被験デバイス（ＤＵＴ）の
入力ピンに入力信号を注入し対応の出力をモニタする。
次に、ＤＵＴの出力を既知の値または期待値と比較して
ＤＵＴが仕様どおりに機能しているか否かを判定する。
【０００３】デバイスの結合構造（特徴形状寸法）の微
小化に伴い、デバイスの出力信号はそれに対応して高速
化し、残念ながらジッタを伴いやすくなる。ジッタはデ
バイス内の雑音結合効果によって生じ、トランジスタ閾
値電圧の低下およびスイッチング動作中の過渡電流の増
大により悪化する。また、熱質量の小さい集積回路パッ
ケージを用いた場合は、半導体ダイに瞬間的温度変化が
生じて出力信号のタイミングを変化させることがあり得
る。
【０００４】このジッタ問題を緩和するために、デバイ
スメーカーは出力データ信号とともに出力クロック信号
を生ずるアーキテクチャを用いてきた。すなわち、デー
タ転送をシステム内の全デバイスに共通なクロック信号
でなく源同期信号出力発生デバイスからのクロック信号
に同期させるのである。それら出力信号は源同期信号と
呼ぶ。この源同期信号は直接ＲＡＭＢＵＳ（ＲＡＣ）イ
ンタフェースおよび高性能マイクロプロセッサなど多様
なデバイスで用いられている。図１は、出力クロック信
号１０１、および正常動作時に受け側デバイスから見た
対応の出力データ信号１０２から成る源同期信号１００
の波形を示す。受け側デバイスはクロック信号１０１に
対して出力データ信号１０２を読み出すので、受け側デ
バイスから見てデータジッタはほとんどない。
【０００５】源同期信号は正常動作時には比較的安定し
ているがデバイス試験時にはジッタ問題を生ずる。図２
は従来技術における通常のＡＴＥシステムの関連部分を
高レベルのブロック図で示す。ＡＴＥ２００は源同期デ
バイス、すなわち被験デバイスＤＵＴを試験するように
構成してある。ＡＴＥ２００は刺激信号発生器２０１、
読出し／比較論理回路２０２、主クロック源およびそれ
以外の慣用の構成素子（図示してない）を含む。刺激信
号発生器２０１は試験信号をＤＵＴ２０４に注入する。
ＤＵＴからの出力信号を読出し／比較論理回路２０２で
読み出し、期待値と比較する。試験信号のＤＵＴ２０４
への注入および同デバイス２０４からの出力信号の読出
しは主クロック２０３を基準として行われ、ＤＵＴ２０
４の出力クロック信号を基準としては行われず、ＤＵＴ
２０４からの出力データ信号および出力クロック信号は
ＡＴＥ２００からみると両方ともジッタを含んでいる。
図３はＡＴＥ２００で見たＤＵＴ２０４からの出力デー
タ信号１０２および出力クロック信号１０１を主クロッ
ク２０３からの信号に対比させて示したものである。デ
ータ信号１０２およびクロック信号１０１のジッタは読
取値に誤りを生じさせ、そのために試験結果の信頼性が
低下し、ＡＴＥによる試験合格幅（ガードバンド）をご
く厳しくする必要が生じ、製品の良品率が低下する。ま
た、ジッタはデータ信号１０２とクロック信号１０１と
の間のセットアップ時間およびホールド時間などのタイ
ミング関係の試験を困難にする。したがって、源同期信
号出力発生デバイスを信頼性高く試験する方法および装
置が必要とされている。
【０００６】
【課題を解決するための手段】この発明はＡＴＥを用い
た源同期信号出力発生デバイスの試験のための方法およ
びその方法に伴う装置を対象とする。源同期信号出力発
生デバイスの出力データ信号および出力クロック信号に
プログラマブル遅延回路網により遅延を与える。この遅
延が経路誤差の解消並びに出力クロック信号のバッファ
および分配に必要な時間を与える。この出力データ信号
をＡＴＥで上記出力クロック信号を用いて読み出すと、
相対的に安定化して見える。
【０００７】
【発明の実施の形態】この発明は、ＡＴＥを用いて源同
期信号出力発生デバイスを試験する方法およびその方法
に関連する装置を対象とする。この発明はカリフォルニ
ア州サンジェゴ所在のシュルンベルジェ テクノロジー
ズ社製のITS9000型自動試験装置など多様なＡＴＥで実
施できる。例えば、この発明はＡＴＥの入力段（「Pin
電子回路」としても知られる）または比較回路で用いる
ことができる。
【０００８】図４は従来技術における通常のＡＴＥの入
力段階回路を示す。この種の入力段階回路は、例えばＡ
ＴＥ２００の読出し／比較論理回路２０２（図２）にお
けるＤＵＴ２０４からの入力端子で使うことができる。
図４を参照すると、源同期信号出力発生デバイス、すな
わち源同期デバイスからのデータ信号４０１を比較器４
０２および４０３で受ける。比較器４０２はデータ信号
４０１を基準電圧ＶＯＨ（電圧出力ハイ）４０４と比較
する。データ信号がＶＯＨ４０４よりも大きい場合は、
出力信号ＡＣＨ（Ａチャネルハイ）４０６は論理ハイで
あり、小さい場合はＡＣＨ４０６はロウである。ＶＯＨ
４０４および４０２並びにＡＣＨ４０６から成る回路を
信号４０１の論理ハイの状態の試験に用いる。例えば、
ＶＯＨ４０４は、データ信号４０１がハイであってもＡ
ＣＨ４０６が論理ハイに達しきれないレベルをチェック
するようにプログラマブル電圧源を用いて変動させるこ
とができる。同様に、ＶＯＬ（電圧出力ロウ）はデータ
信号４０１がロウであっても出力信号ＢＣＬ（Ｂチャネ
ルロウ）が論理ロウに達しきれない電圧レベルを判定す
るように調節できる。ＡＣＨ４０６（またはＢＣＬ４０
７）にはバッファはなく、データ信号４０１に遷移がな
い限り現在の論理状態を保持する。次に、ＡＣＨ４０６
（またはＢＣＬ４０７）をＡＴＥからのクロック信号に
より比較論理回路（図示してない）に読み込む。次に、
ＡＣＨ４０６をＡＴＣ発生のＤＵＴ入力信号に基づく期
待値と比較する。ＡＣＨ４０６のこの読取りはＤＵＴ出
力クロック信号を用いずに行われるので、ＡＣＨ４０６
はＡＴＥからはジッタを含んで見える。ＡＣＨ４０６が
そのジッタ成分の期間中にストローブで読みとられる可
能性があり、その場合はＡＣＨ４０６の読取値は信頼性
を欠く。
【０００９】図５は本発明によるＡＴＥ用の入力段階回
路５００を示す。源同期ＤＵＴからのＤＵＴデータ信号
５０１がハイの場合は、ＤＵＴデータ信号５０１を比較
器５０２で基準電圧ＶＯＨ５０４と比較する。基準電圧
ＶＯＨ５０４はＤ−Ａ変換器またはプログラマブル電源
からの電圧で構成できる。ＶＯＨ５０４をデータ信号５
０１の論理ハイの電圧レベルの試験に用いる。データ信
号５０１がＶＯＨ５０４よりも大きくなった場合は、比
較器５０２の出力信号５６１はハイとなる。インバータ
５０８およびＡＮＤゲート５０９は比較器５０２のハイ
出力を幅狭の正極性パルスに変換する正極性パルス幅変
換回路を構成する。この幅狭のパルスにプログラマブル
遅延回路網５１０により遅延を与えたのち、Ｓ−Ｒフリ
ップフロップ５１１のセット（Ｓ）入力をトリガし、そ
れによってラッチ５１２の入力５１３への論理ハイを表
示する。プログラマブル遅延回路網は任意の適当な慣用
の遅延素子またはそれらの組合せで構成できる。データ
信号５０１は比較器５０２、遅延回路網５７０およびラ
ッチ５１２を含む経路を通って伝わるが、源同期ＤＵＴ
からのＤＵＴクロック信号５２０はバッファ（図示して
ない）経由でプログラマブル遅延回路網５１９の入力端
子５７１に加えられる。遅延を与えたのち、クロック信
号５２０をクロック入力端子５１４にトリガ入力として
加えてその遅延ずみデータ信号５０１をラッチ５１２に
格納し、論理ハイのＡＣＨ５０６を生ずる。このＡＣＨ
５０６は次のＤＵＴクロックサイクルの前に比較回路
（図示してない）にストローブ入力され、期待値と比較
される。ＤＵＴデータ信号５０１がＶＯＨ５０４以下に
低下した場合は、その信号は比較器５０２と、インバー
タ５１５−５１６およびＡＮＤゲート５１７から成る負
極性パルス幅変換回路とを通り、プログラマブル遅延回
路網５１８は上記と同様に動作してラッチ５１２に論理
ロウの入力を供給する。図６は図５の関連信号の各々に
ついての上述の論理系列をまとめたタイミング図であ
る。
【００１０】データ信号５０１の論理ロウの状態の試験
に用いるＢＣＬ５０７発生回路はＡＣＨ５０６の発生回
路と類似している。比較器５０３とインバータ５２３−
５２４およびＡＮＤゲート５２５から成る負極性パルス
変換回路とプログラマブル遅延回路網５２６とを含む信
号経路によって、遅延ずみのＤＵＴデータ信号５０１を
生じ、この信号５０１が基準電圧ＶＯＬ５０５よりも小
さいときすなわちデータ信号５０１が論理ロウのときこ
の信号５０１をＳ−Ｒフリップフロップ回路５２７をセ
ットするように加える。Ｓ−Ｒフリップフロック回路５
２７のハイの出力信号を遅延ずみのクロック信号５２０
によりラッチ６５に格納する。ＤＵＴデータ信号５０１
がＶＯＬ５０５よりも大きくなった場合（すなわちデー
タ信号５０１が出力ロウのレベルの最小許容値よりも大
きくなった場合）は、比較器５０３とインバータ５２８
およびＡＮＤゲート５２９から成る正極性パルス幅変換
回路とプログラマブル遅延回路網とはＳ−Ｒフリップフ
ロップ５２７リセット用の遅延ずみＤＵＴデータ信号５
０１を生じ、遅延ずみＤＵＴクロック信号５２０による
クロック入力端子５２１トリガー時に論理ロウをラッチ
５６５に入力する。
【００１１】従来技術における方法および回路と対照的
に、ＡＣＨ５０６（またはＢＣＬ５０７）はＡＴＥクロ
ック信号でなくＤＵＴクロック信号５２０を用いてデー
タ信号５０１をストローブ入力することによって発生す
る。換言すると、ＡＣＨ５０６はＤＵＴクロック信号５
２０に対する信号５０１の論理状態を表す。ＡＣＨ５０
６はラッチ５１２を用いてバッファするので、この信号
は次のＤＵＴクロックサイクル前の任意の時点でＡＴＥ
クロック信号により比較回路にストローブ入力できる安
定な信号である。
【００１２】プログラマブル遅延回路網５１０、５１
８、５１９、５２６および５３０はＤＵＴ出力データ信
号およびＤＵＴ出力クロック信号の経路誤差の解消に用
いる。これら経路誤差は被検デバイス取付具経路誤差、
比較器遅延誤差、正極性パルス幅変換回路と負極性パル
ス幅変換回路との間の伝搬遅延差などであり得る。ま
た、この遅延回路網はＤＵＴクロック信号５２０をバッ
ファするとともにＤＵＴデータ信号供給先の入力段回路
すべてにＤＵＴクロック信号５２０を分配するのに必要
な時間遅延を与える。回路５００を通じた伝搬遅延の最
大値をＤＵＴクロック信号５２０の周期よりも小さくし
なければならないことはもちろんである。そうしない場
合は、ＤＵＴクロック信号５２０はデータ信号５０１と
の間で位相整合性を喪失し、各ＤＵＴデータと正しいＤ
ＵＴクロック信号とを整合させるためにより複雑なパイ
プライン式のクロック発生分配回路を必要とすることに
なる。高速動作デバイスの試験には回路５００を集積回
路化するのが望ましい。
【００１３】この実施例において、遅延回路網は、ＤＵ
Ｔデータ信号５０１およびＤＵＴクロック信号５２０が
ＤＵＴにおける当初の発生時と同じタイミング関係でラ
ッチ５１２（またはラッチ５６５）の入力端子に到達す
るように較正する。これら遅延回路網は、互いに異なる
ＤＵＴタイミング要求を満たすための遅延量の変更を可
能にするある程度の柔軟性を確保するようにプログラマ
ブル遅延範囲の中間値に調節するのが望ましい。遅延回
路網の較正を済ませると、入力段回路５００はセットア
ップ時間およびホールド時間の試験に入力段回路５００
を用いることができる。セットアップ時間の試験は、Ｄ
ＵＴが受け側デバイス（図示してない）のセットアップ
時間要件の充足のためにＤＵＴクロック遷移前の最小指
定時間にわたる有効なデータ信号の供給を確認すること
を伴う。図１０を参照すると、正極性セットアップ時間
ｔＳＥＴＵＰはＤＵＴクロック信号１０１０のハイから
ロウへの遷移の前の期間である。所期のＤＵＴデータが
ハイである正極性セットアップ時間を試験するには、セ
ットアップ時間ｔＳＥＴＵＰに等しい遅延を遅延回路網
５１０（図５）の較正ずみ遅延時間に加える。所期のＤ
ＵＴデータがロウの場合は、同じセットアップ時間を遅
延回路網５２６の較正ずみ遅延に加える。ＤＵＴデータ
信号に上記セットアップ時間と等しい量の遅延を与えて
ラッチ５１２の出力をストローブすることによって、論
理ハイと見込まれるＤＵＴデータ信号がＤＵＴクロック
遷移のｔＳＥＴＵＰ秒前にラッチ５１２の入力に到達す
るかどうかを判定できる。
【００１４】ホールド時間は、受け側デバイス（図示し
てない）のホールド時間要件を満たすようにＤＵＴクロ
ック信号遷移後の所定時間にわたりＤＵＴデータ信号が
有効のままに留まるか否かを確認することを伴う。図１
０を参照すると、ホールド時間ｔＨＯＬＤはＤＵＴクロ
ック信号のハイからロウへの遷移のあとの経過時間であ
る。論理ハイのＤＵＴデータ信号が見込まれる場合の正
極性ホールド時間を試験するには、セットアップ時間ｔ
ＳＥＴＵＰマイナスホールド時間ｔＨＯＬＤに等しい遅
延を遅延回路網５１８（論理ロウのＤＵＴデータ信号が
見込まれる場合は回路網５３０）の較正ずみ遅延値に加
える。すなわち、 遅延５１８＝較正ずみ遅延値＋ｔＳＥＴＵＰ−ｔＨＯＬＤ （式１ ） の関係を満たすようにする。セットアップ時間試験を行
う際に遅延回路５１０に加えた遅延ｔＳＥＴＵＰを償う
ために、遅延回路網５１８の較正ずみ遅延にセットアッ
プ時間ｔＳＥＴＵＰを加える。この例ではハイとしてあ
るＤＵＴデータの見込みのデータ状態がＤＵＴ信号遷移
後ｔＨＯＬＤにわたり有効のままに留まっているかどう
かの判定のために、ホールド時間ｔＨＯＬＤを較正ずみ
の遅延値から減算する。ホールド時間の試験に適切な遅
延を遅延回路網５１８に付与したあと、ＤＵＴにＤＵＴ
データ信号をハイからロウに遷移させるようコマンドを
与える。このＤＵＴデータ信号がＤＵＴクロック信号遷
移からホールド時間ｔＨＯＬＤ経過に等しい期間にわた
り有効のままに留まる場合は、論理ハイをラッチ５１２
に格納し、そうでない場合は論理ロウをラッチ５１２に
格納する。
【００１５】この手法はアナログ技術とディジタル技術
との組合せを用いても実働化できる。図７は本発明によ
るＡＴＥ用入力段回路７００を示す。比較器７０２はＤ
ＵＴデータ信号７０１の論理ハイ電圧レベルをその電圧
レベルと基準電圧ＶＯＨ７０４との比較によって試験す
る。データ信号７０１がＶＯＨ７０４よりも大きい場合
は比較器７０２はハイを出力して、インバータ７４０お
よびＡＮＤゲート７４１から成る正極性パルス幅変換回
路７０３をトリガする。正極性パルス幅変換回路７０３
はこれに応答して、プログラマブル遅延回路網７２５に
よる遅延を受けた幅狭のパルスを発生する。回路５００
の場合と同様に、経路誤差の解消およびＤＵＴクロック
信号７０９のバッファ動作および分配のための追加の時
間の供給にプログラマブル遅延回路網を用いる。正極性
パルス幅変換回路７０３からの幅狭のパルスは点線７１
９で示すとおりＳ−Ｒフリップフロップ回路もリセット
する。このリセットはＢＣＬ７２１をモニタする回路
（図示してない）にデータ信号７０１がハイでることを
示す。遅延回路網７２５の出力は慣用の傾斜波形発生器
７０６をトリガして傾斜波形信号の発生を開始させる。
比較器７１４および７１５はこの傾斜波形信号と基準電
圧Ｖｌａｔｅ７０８およびＶｅａｒｌｙ７０７とを比較
する。ＡＮＤゲート７１２の入力７１７および７１６が
ハイ状態になるのは傾斜波形信号の電圧がＶｅａｒｌｙ
７０７とＶｌａｔｅ７０８との間の値をとる期間だけで
あるので、傾斜電圧発生器７０６はＶｅａｒｌｙ７０７
およびＶｌａｔｅ７０８の調節によりセット可能な追加
の遅延時間を実質的に供給する。入力７１６および７１
７が両方ともハイである間はＤＵＴクロック信号７０９
はプログラマブル遅延回路網７２４を通じた遅延時間の
経過後に到着して論理ハイを入力端子７１８に印加し、
ＡＮＤゲート７１２からハイを出力させる。比較器７１
４および７１５のハイの出力は遅延ずみデータ信号７０
１を表すので、これら比較器出力をＤＵＴクロック信号
７０９でゲート処理することにより、ＡＮＤゲート７１
２の出力信号がＤＵＴクロック信号７０９に対するデー
タ信号７０１の論理状態となる。これによって、上述の
従来技術の手法に伴うジッタの問題が回避される。ＡＮ
Ｄゲート７１２のハイ出力はＳ−Ｒフリップフロップ回
路７１３をセットし、これによってＡＣＨ７２２をＡＴ
Ｅクロック信号使用により比較回路への読込みに備えて
バッファする。ＤＵＴクロック信号７０９は固定遅延回
路網７１０および７４７による遅延を受けたあと傾斜波
形信号発生器７０６および７４６をリセットして次のＤ
ＵＴデータ信号に備える。
【００１６】ＢＣＬ７２１を発生する回路は上述のＡＣ
Ｈ７２２発生回路（図７）と類似である。ＤＵＴデータ
信号７０１が基準電圧ＶＯＬ７０５よりも小さい（すな
わちデータ信号７０１がロウである）場合は、比較器７
６０はハイを出力し、インバータ７４２−７４３とＡＮ
Ｄゲート７４４とから成る負極性パルス幅変換回路７２
３をトリガする。この負極性パルス幅変換回路７２３は
プログラマブル遅延回路網７４５による遅延を受けたあ
と、傾斜波形信号発生器７４６をトリガして傾斜波形信
号を発生させる。この傾斜波形信号の電圧レベルが基準
電圧Ｖｅａｒｌｙ７４９およびＶｌａｔｅ７４８の間の
値をとる場合は、比較器７５０および７５１はＡＮＤゲ
ート７５２の入力端子にハイを出力する。遅延ずみのＤ
ＵＴクロック信号７０９はＡＮＤゲート７５２の入力端
子に到達し、比較器７５０−７５１のこれらハイ出力信
号、すなわち遅延ずみＤＵＴデータ信号７０１を表す出
力信号をゲートし、ＡＮＤゲート７５２にハイを出力さ
せる。その結果、Ｓ−Ｒフリップフロップ７２０がセッ
トされてＢＣＬ７５２がハイとなり、ＤＵＴデータ信号
７０１がロウであることを表示する。点線７５３で示し
たとおり、負極性パルス幅変換器７２３はＳ−Ｒフリッ
プフロップ７１３をもリセットし、ＤＵＴデータ信号７
０１がロウであることをＡＣＨ７２２モニタ用回路（図
示してない）に表示する。
【００１７】図８に示した入力段回路８００は本発明の
もう一つの実施例におけるＡＴＥ入力段回路である。こ
の回路８００において、比較器７０２、正極性パルス幅
変換回路７０３、プログラマブル遅延回路網７２５およ
び傾斜波形発生器７０６は上述の回路７００の場合と同
様に機能する。傾斜波形発生器７０６からの傾斜波形信
号を比較器８０３で基準電圧ＶＴＨ８１０と比較する。
比較器８０３はこの傾斜波形信号がＶＴＨ８１０よりも
大きいときハイをＡＮＤゲート８１１の入力に生ずる。
ＶＴＨ８１０を調節することにより、ハイ入力のＡＮＤ
ゲート８１１への到達を遅延させることができる。これ
によって、追加の遅延がデータ信号７０１に実効的に加
わる。ＡＮＤゲート８１１へのハイ入力として生ずる遅
延がデータ信号７０１を、プログラマブル遅延回路網７
２４で遅延させたＤＵＴクロック信号７０９によりゲー
トする。傾斜波形発生器７０６も固定遅延回路網７１０
経由のＤＵＴクロック信号７０９でリセットする。ＡＮ
Ｄゲート８１１の出力端子に加えられたハイのデータ信
号７０１およびハイのＤＵＴクロック信号７０９はＳ−
Ｒフリップフロップ７１３をセットさせる。したがっ
て、その結果生ずるＡＣＨ７２２は、ＤＵＴクロック信
号７０９に対するＤＵＴデータ信号７０１の状態を表す
安定な信号である。ＤＵＴデータ信号７０１がＶＯＨ７
０４よりも低い場合は、比較器７０２はロウを出力し、
点８に遅延ずみの幅狭のパルスを生ずる。プログラマブ
ル遅延回路網８０６により遅延時間は点線８１２で示し
たとおり遅延回路網７２５の遅延時間と同じである。点
８における幅狭のパルスは傾斜波形発生器８０２をトリ
ガして傾斜波形信号を発生させる。傾斜波形信号のレベ
ルがＶＴＨ８１０に達すると、比較器８０４の出力はハ
イとなり、駆動回路８０５経由でＳ−Ｒフリップフロッ
プ７１３のリセット入力端子に示される。その結果、Ａ
ＣＨ７２２がロウになり適切な状態になる。すなわち、
見込みのＤＵＴデータ信号がロウのときはＡＣＨ７２２
用の回路でなくＢＣＬ７２１用の回路が主として用いら
れるからである。Ｓ−Ｒフリップフロップ７１３のリセ
ット入力への論理ハイは正極性パルス幅変換回路８１３
経由で傾斜波形信号発生器８０２をリセットする。図９
は回路８００のタイミング図を示す。回路５００および
７００の場合と同様に、回路８００における遅延を経路
誤差の解消並びにＤＵＴクロック信号のバッファ動作お
よび分配のための時間の付与のために用いる。
【００１８】回路８００において、ＢＣＬ７２１発生用
の回路はＡＣＨ７２２発生用の回路と類似である。図８
に示すとおり、ＤＵＴデータ信号７０１の論理ロウの状
態の試験に用いるＢＣＬ７２１発生用の回路は基準電圧
源７０５と、比較器８７０と、負極性パルス幅変換回路
７２３と、インバータ８５３およびＡＮＤゲート８５４
から成る正極性パルス幅変換経路８５２と、プログラマ
ブル遅延回路網８５５−８５６と、固定遅延回路網８５
７と、傾斜波形信号発生器８５８および８６１と、基準
電圧ＶＴＨ発生器と、比較器８５９および８６２と、Ａ
ＮＤゲート８６と、Ｓ−Ｒフリップフロップ７２０と、
インバータ８６４およびＡＮＤゲート８６５から成る正
極性パルス幅変換器と、駆動回路８６３とを含む。
【００１９】上述の本発明の説明は例示を意図するもの
であって限定を意図するものではないことを理解された
い。本発明の範囲内で多数の変形が可能である。例え
ば、ＤＵＴデータ信号のハイレベルとロウレベルの両方
を試験するのに一つの比較器を用いることもできる。そ
の場合は、比較器の用いる基準電圧をＤＵＴデータ信号
が基準電圧を上回るか下回るかの判定のための中間点に
セットする。本発明の範囲は添付の請求の範囲に定義し
た範囲に及ぶものである。
【図面の簡単な説明】
【図１】源同期デバイスからのデータ信号およびクロッ
ク信号を受け側デバイスから見た状態で示す波形図。
【図２】従来技術のＡＴＥのブロック図。
【図３】源同期デバイスからのデータ信号およびクロッ
ク信号を従来技術のＡＴＥからみた状態で示す波形図。
【図４】従来技術における入力段回路の回路図。
【図５】本発明の第１の実施例による入力段回路の回路
図。
【図６】図５の回路についてのタイミング図。
【図７】本発明の第２の実施例による入力段回路の回路
図。
【図８】本発明の第３の実施例による入力段回路の回路
図。
【図９】図８の回路についてのタイミング図。
【図１０】セットアップ時間およびホールド時間を図解
するタイミング図。
【符号の説明】
２００ 自動試験装置（ＡＴＥ） ２０１ 刺激信号発生器 ２０２ 読出し／比較論理回路 ２０３ 主クロック発生器 ２０４ 被験電子デバイス
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１１月２９日（２０００．１１．
２９）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図１０】
【図５】
【図６】
【図７】
【図８】
【図９】

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】源同期信号を出力する被検電子デバイス
    （ＤＵＴ）からの出力信号を試験システム内で抽出する
    方法であって、 （ａ）前記ＤＵＴからの出力データ信号を遅延させる過
    程と、 （ｂ）前記ＤＵＴからの出力クロック信号を遅延させる
    過程と、 （ｃ）前記出力クロック信号を用いて前記出力データ信
    号を読み出す過程とを含む方法。
  2. 【請求項２】前記過程（ｃ）の結果得られる信号をバッ
    ファに蓄積する過程をさらに含む請求項１記載の方法。
  3. 【請求項３】前記バッファがラッチである請求項２記載
    の方法。
  4. 【請求項４】前記バッファがフリップフロップである請
    求項２記載の方法。
  5. 【請求項５】前記システムからのクロックを用いて前記
    バッファの出力信号を読み出す過程をさらに含む請求項
    ２記載の方法。
  6. 【請求項６】源同期信号を出力する被検電子デバイス
    （ＤＵＴ）の試験を行う装置であって、 基準電圧源に接続した第１の入力端子と前記ＤＵＴのデ
    ータ出力端子に接続した第２の入力端子とを有する比較
    器と、 前記比較器の出力端子に接続した第１の遅延素子と、 前記ＤＵＴのクロック出力端子に接続した第２の遅延素
    子と、 前記第１の遅延素子に接続した第１の入力端子と前記第
    ２の遅延素子に接続した第２の入力端子とを有するバッ
    ファとを含む装置。
  7. 【請求項７】前記比較器と前記第１の遅延素子との間に
    パルス幅変換回路をさらに含む請求項６記載の装置。
  8. 【請求項８】源同期信号を出力する被検電子デバイス
    （ＤＵＴ）の試験を行う装置であって、 基準電圧源に接続した第１の入力端子と前記ＤＵＴのデ
    ータ出力端子に接続した第２の入力端子とを有する比較
    器と、 前記比較器の出力端子に接続した第１の遅延素子と、 前記ＤＵＴのクロック出力端子に接続した第２の遅延素
    子と、 前記第１の遅延素子に接続した第１の入力端子と前記第
    ２の遅延素子に接続した第２の入力端子とを有する論理
    素子とを含む装置。
  9. 【請求項９】前記論理素子の出力端子に接続したバッフ
    ァをさらに含む請求項８記載の装置。
  10. 【請求項１０】前記比較器と前記第１の遅延素子との間
    にパルス幅変換回路をさらに含む請求項８記載の装置。
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