JPH11190759A - 自動パターン同期回路及び同期方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、エラー検出装置に使われるパターン
同期回路の位相合わせにおいて、クロックの遅延量を変
化させて入力パターンのマーク率を測定し、マーク率の
変化ピーク点を求め、これをもとにパターン同期位置を
設定する。そしてこれら一連の動作を自動化し、かつ短
時間で行える装置及び方法を実現することを目的とす
る。 【解決手段】本発明では、制御部２３から制御可能な基
準電圧発生器１２及び可変遅延素子１４と、基準電圧発
生器１２の出力電圧をコンパレータ１１の一端に与えて
スレッショルド・レベルを任意に設定し、単位時間毎の
マーク率を計数するエラー計数器１８と、基準パターン
発生器１５の出力を禁止するゲート１９と、これら一連
の動作を自動実行する制御部２３を設けた回路構成であ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、エラー検出装置
に使われるパターン同期回路の位相合わせの自動化回路
及び方法に関する。より具体的には、被試験器（ＤＵ
Ｔ）からの入力データとこれをリタイミングして復調す
る為のクロック間の位相を、最適な位相となるようにす
る為の自動パターン同期回路及び同期方法に関する。

【０００２】

【従来の技術】図５の被試験器（ＤＵＴ）の試験形態の
接続概要の例と、図４の従来のパターン同期回路の一実
施例を示して、従来の技術を説明する。

【０００３】まず、試験形態の概要を図５で説明をする
と、パターン発生器５０から被試験器５１（試験装置や
デバイス）へ、試験用入力パターン信号５３と入力クロ
ック信号５４を接続して既知パターンデータやＰＲＢＳ
パターンデータを印加する。そして、当該被試験器から
の出力パターン信号５５とクロック信号５６は、エラー
検出装置５２の本パターン同期回路１０の入力コネクタ
に接続入力する。

【０００４】ここで、当該パターン同期回路に入力する
２つの信号の位相差は、例えば１０ＧＨｚの高周波パタ
ーンの為、通過してくる被試験器や接続ケーブルの伝播
遅延により位相が不定となっている。その為、可変遅延
素子１４を手動で設定後、パターン同期にかかる時間を
待った後に同期したかを確認する。通常は、上記操作を
複数回実施して、同期が確立するまで繰り返し当該可変
遅延素子を手動で設定して行っている。ここで使用する
可変遅延素子はモーター・ドライブ制御の遅延線路であ
り、例えば分解能１０ＰＳの可変遅延素子である。

【０００５】次に、図４の従来のパターン同期回路の一
実施例を示して説明する。入力クロック３１は、手動の
可変遅延素子１４を通過後リタイミング回路１３に供給
される。一方、入力パターンデータ３０は、コンパレー
タ１１の一方に入力し、基準電圧発生器１２のしきい値
電圧を当該コンパレータの他方に入力して、デジタル信
号に変換した後当該リタイミング回路に入力する。そし
て、クロック３２でリタイミングされて復調出力３３と
なる。しかしこの時点での出力データ３３は、正しい位
相でリタイミングされたかは不明なので仮のデータ出力
３３である。

【０００６】次に、このデータ出力３３は符号誤り検出
器１６の一方の入力に与え、他方の入力には基準パター
ン発生回路１５からの基準パターンデータ３４を与え
る。そして両パターンをクロック毎に比較して不一致時
はエラーパルス３５が出力される。この当該エラーパル
スはエラーレート検出分周器１７で計数され同期検出用
に使用される。エラー計数器１８は、本来のエラーレー
ト測定用回路であって、パターン同期検出時は使用しな
い。

【０００７】ここで、当該エラーレート検出分周器は、
簡単なエラーレートを測定するもので例えば１０の−３
乗より多くのエラーを検出する毎にエラーパルス信号３
６を出力する。このエラーパルス３６により基準パター
ン発生回路１５の出力を１ビット時間だけ遅らせて、再
度パターン比較を行わせる。

【０００８】すなわち、エラーパルス３６入力を受け
て、インヒビット・コントロール回路２１は、１クロッ
ク時間のインヒビット・パルス３７を発生出力し、この
パルスによりゲート２２で１クロックを禁止する。これ
により当該基準パターン発生回路のクロック源３８を１
個削除する。この結果、基準パターン発生回路１５の出
力する基準パターンは、１ビット時間ずれたパターンデ
ータが出力されることとなる。そして、この新たな比較
パターンで再度パターン比較を実施する。これら一連の
動作を同期がかかるまで繰り返し行う。やがて、所定時
間内にエラーパルス３６がなくなると、同期したものと
見なして同期状態に遷移し、外部にパターン同期確立信
号３９を出力し、以後のエラーパルス入力３６は無視す
る。

【０００９】上記の様に、例えクロック３２とデータの
位相が合っていても、入力パターン３３が基準パターン
３４と、ビット列の全ての位置においても一致しないと
パターン同期の検出にはならない。その為上記説明の様
にビット列のシフトをして１クロック時間づつずらして
パターン列が一致する迄実施する。

【００１０】このように、パターン同期とは、クロック
とデータの位相と、基準パターンのパターン列ビット位
置の両方が一致する必要がある。この為パターン同期検
出までには多くの時間がかかる。最悪では１サイクルの
パターン長の回数すなわちパターン長の一巡回数まで上
記インヒビット・パルスの発生を繰り返さないと同期が
確立しない。ここで上記のように１ビットクロック時間
遅らせてパターン同期検出するまで繰り返し行うこと
を、以後パターンサーチ動作と称す。

【００１１】次に、パターン同期の作業手順について、
図６の入力データとクロックの位相関係図を基に説明す
る。

【００１２】まず、入力データ６０には、リタイミング
しても不定となるデッドゾーン６１がある。この領域
は、例えば入力データの振幅の遷移区間や、データにジ
ッタを含んでいたり、またリタイミングＦＦのセットア
ップ・ホールドタイムや、リタイミングするクロック自
体のジッタ等の影響により、データをリタイミングして
得た出力データが不定になる位相領域のことを意味して
いる。この不定領域のことを以後デッドゾーンと称す。
特に１０ＧＨｚもの高周波になるとこの領域が多くなっ
てきて有効な許容範囲６２は狭くなってくる。

【００１３】入力データとクロックの位相の調整手順に
ついて、例えばクロック６３の位置にある場合を考え
る。この位相状態では、入力データはデッドゾーン６１
領域にありいつまで待っても同期しない。使用者は、一
巡時間以上の長い時間を待っても同期しないので、可変
遅延素子１４を少し変えて例えばクロック６４の位置に
して、再度同様に一巡時間以上の時間を待つ、ここでも
不安定なデッドゾーン６１であり同期しない。そして上
記操作を何度か繰り返してクロック６５に至り入力デー
タは有効な許容範囲６２内に位置する。ここでやっと一
巡時間以上の時間を待つことでパターン同期が検出され
る。

【００１４】しかし、この位置で安定に測定できる位置
であるかは、未だ不明である。例えば周囲温度の変化や
ジッタの変化などで本来のエラー試験の測定値が不安定
点に移行してしまうかもしれない。その為通常は、さら
に安定動作する範囲を求める必要がある。上記説明と同
様にして、今度は逆にパターン同期が外れる位置を求め
る。そして求めた同期範囲の遅延量の中間点の遅延量に
可変遅延素子１４を設定することで、やっと目的の安定
動作点に設定できたこととなる。その後、本来のエラー
試験の測定に供することができる。

【００１５】ここで一巡時間は、使用者がパターン発生
器５０で設定したパターン長のことで、例えば２３段の
ＰＲＢＳパターンでは、２の２３乗のパターン長とな
り、１回のパターンサーチ動作に要する最大時間は、ク
ロック周波数を１ＧＨｚの場合では、２の２３乗×１０
の３乗×クロック時間＝およそ１０秒かかる。これを可
変遅延素子の設定を少しづつ変えて、上記説明の様に複
数回実施していく。

【００１６】このパターン同期操作は、クロックとデー
タの位相が変わるような条件変更の度に再度実施する必
要がある。つまり、使用者がパターン発生器の出力条件
を変えたり、また、被試験器の測定条件を変える都度、
再び上記操作を行って安定動作点を求めている。これは
実用上不便であり望ましくない。

【００１７】

【発明が解決しようとする課題】上記説明のように、条
件を変える度に遅延素子を操作して安定動作点を求める
のは時間もかかる。また何度も上記操作を使用者が行う
のは不便であり、再設定ミスを招く要因にもなりかねな
い。そこで、本発明が解決しようとする課題は、パター
ンの同期検出を自動化し、かつ短時間で安定動作点を求
め設定することを目的とする。

【００１８】

【課題を解決するための手段】エラー検出器の自動パタ
ーン同期回路において、入力信号パターンを受けて基準
電圧と比較するコンパレータと、当該コンパレータに当
該基準電圧を供給する基準電圧発生器と、クロック信号
に遅延時間を与える可変遅延素子と、当該コンパレータ
の出力信号を受けて当該可変遅延素子を通じて供給され
る当該クロック信号と同期するリタイミング回路と、当
該リタイミング回路の出力パルスを受けると共に、当該
基準電圧に対する単位時間毎の当該パルス数を計数する
エラー計数器と、当該エラー計数器へ供給される基準信
号パターンを禁止するゲート回路と、当該エラー計数器
による単位時間毎の当該計数パルスに応じて、当該可変
遅延素子と当該基準電圧発生器とを制御する制御部と、
を具備して自動パターン同期回路を構成する。

【００１９】上記構成で、当該リタイミング回路は、当
該可変遅延素子を通じて供給される当該クロック信号に
よりトリガされるフロップフロップで形成されていても
よい。

【００２０】また、上記自動パターン同期回路は、当該
リタイミング回路と当該エラー計数器との間に設けられ
たエラー検出器と、当該基準信号パターンを発生する基
準パターン発生器と、をさらに含んで構成してもよい。

【００２１】また、上記自動パターン同期回路で、当該
制御部は、当該コンパレータへの当該基準電圧と当該可
変遅延素子への当該遅延時間とが確定した後、当該エラ
ー検出器への当該基準信号パターンを通過させることを
当該ゲート回路へ指令するものでもよい。

【００２２】また、上記自動パターン同期回路で、当該
エラー計数器と当該制御部は、当該エラー検出器からの
当該パルスのマーク率をモニタし、当該マーク率は、所
定の時間間隔で、当該コンパレータの当該ハイ出力とロ
ー出力の和に対する当該コンパレータのハイ出力又はロ
ー出力のいずれかのパルス数の比である、もので構成し
てもよい。

【００２３】また、上記自動パターン同期回路で、当該
マーク率は、当該コンパレータへの当該基準電圧と、当
該可変遅延素子への当該遅延時間とを変化させてモニタ
されるものでもよい。

【００２４】また、クロック・パターンと基準パターン
とを入力パターンに自動同期する方法において、当該入
力パターンを当該入力パターンとスレッショルド・レベ
ルとを比較するコンパレータに印加し、当該コンパレー
タの当該スレッショルド・レベルを変化させることによ
り当該入力パターンの振幅を測定し、当該コンパレータ
からのパルス信号列を容易に検出できるように、当該コ
ンパレータの当該スレッショルド・レベルを所定値に設
定し、当該クロック・パターンに同期して、エラー計数
器へ当該パルス信号を供給し、当該クロック・パターン
は、可変遅延素子を通じた遅延時間で供給され、当該遅
延時間を変化させることにより、当該基準パターンと比
較して、当該エラー計数器を使用して単位遅延時間毎に
当該パルス信号を測定し、当該エラー計数器により測定
された単位遅延時間当たりの当該パルス信号から少なく
とも２つのピーク点を検出し、当該２つのピーク点の中
間に当該可変遅延素子の遅延時間を固定し、上記ステッ
プからなる自動同期方法でもよい。

【００２５】

【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。

【００２６】本発明の構成では、制御部２３から制御可
能な基準電圧発生器１２と、可変遅延素子１４を設け
る。また、基準電圧発生器１２の出力電圧をコンパレー
タ１１の一端に与えてスレッショルド・レベルを任意に
設定する手段とする。また、単位時間毎のマーク率を計
数するエラー計数器１８と、基準パターン発生器１５の
出力を禁止するゲート１９を設ける。また、これら一連
の動作を自動実行する制御部２３を設ける。

【００２７】そして、コンパレータ１１のスレッショル
ド・レベルを変えて入力パターンの振幅値を測定する手
段とする。その後マーク率検出容易なスレッショルド・
レベルにコンパレータ１１を設定してマーク率が顕著に
検出できる手段としておく。そして、可変遅延素子１４
を単位遅延量毎に増減させてその遅延量でのマーク率を
エラー計数器１８で測定する手段とする。このマーク率
測定時は、ゲート１９により基準パターン発生器１５の
出力を禁止しておく。

【００２８】そして、測定取得したデータのマーク率の
平均値データの中から２箇所のピーク点を求めてデッド
ゾーンとして検出する。そしてこの２箇所の中間点位置
の遅延量に可変遅延素子１４を設定する。これらのパタ
ーンとクロックの位相合わせを制御部２３で自動で行う
構成としている。

【００２９】上記構成により、基準電圧発生器１２の出
力電圧をコンパレータ１１に与えてスレッショルド・レ
ベルを適切に設定することで、デッドゾーンのマーク率
変化を顕著にする作用がある。ゲート１９で基準パター
ン発生器１５の出力を禁止することで、エラー計数器１
８が入力パターンのマーク率を測定する役割をもつ。

【００３０】従来においては、一点の遅延量位置でもパ
ターンサーチ動作を行い同期確認に多くの時間待ちが必
要であったが、本手段では単位時間のマーク率を測定す
るのみで良い為、大幅な時間短縮が実現できる。またマ
ーク率の分布データから２箇所のデッドゾーンがわか
り、この２箇所の中間点を安定動作点として容易に設定
実現できる。

【００３１】次に、本発明の実施例について、図１の本
発明の自動パターン同期回路の一実施例の構成ブロック
図と、図２の本発明の（ａ）遅延量を変えていった時の
マーク率測定データの図と、（ｂ）これを計算処理して
平均マーク率をプロットした図と、図３の本発明で、入
力波形をコンパレータ・レベル（基準電圧）を変えた時
のＨＩ、ＬＯＷ出力の違いの説明図を参照して説明す
る。

【００３２】本実施例の、実施概要を説明する。基準パ
ターンの出力禁止用ゲート１９と、エラーレート検出分
周器１７の出力信号を禁止するゲート２０と、一連の動
作を自動実行する制御部２３とを設ける。そして、最初
に基準電圧発生器１２を変えて入力パターン信号のＨＩ
／ＬＯＷ電圧を測定後、これをもとに、デッドゾーンで
マーク率が顕著に検出できるように基準電圧発生器１２
のコンパレータ電圧値（例えば１／４振幅値）に設定し
ておく。その後、可変遅延素子１４の遅延量を掃引（単
位遅延量単位で増加）して単位時間毎にエラー計数器１
８でパルス数を計数してこれによりマーク率を求める。
そして予め計算で求めておいたマーク率と比較して変化
の大きいピーク領域の位置をデッドゾーンとして判定す
る。このデッドゾーンの中間点が安定動作点であり、当
該可変遅延素子をその値に設定する。このようにして制
御部２３で一連の動作を自動で実行することで実現して
いる。

【００３３】これについて図をもとに具体的に説明す
る。まず、基準電圧発生器１２の電圧値の設定の必要性
について、図３の入力波形に対してスレッショルド・レ
ベルを変えた時のＨＩ、ＬＯＷ出力信号の違いの説明図
を参照して説明する。

【００３４】一般に高周波パターンになるほど立ち上が
り・立ち下がりの遷移時間が多くなってくる。この遷移
期間を利用することでクロックとパターンの位相ずれを
検出する手法をとる。まず、入力アナログパターン８０
は、マーク率５０％のパターンの入力例である。またク
ロックのストローブ点は、８２のように点線上としてい
てデッドゾーン内にある場合を図示している。まず第１
の例では、コンパレータ１１のスレッショルド・レベル
の値を、１／２電圧点である８１ａに設定した時のマー
ク率を求めてみる。この時の出力信号は８３のようにな
り、この時はＨＩ＝６、ＬＯＷ＝６で、マーク率計算結
果は８４のように０．５０である。これは、本来の入力
パターンのマーク率５０％と変わらない値である。この
スレッショルド・レベル値では、デッドゾーンの検出が
難しいことがわかる。

【００３５】次に第２の例では、スレッショルド・レベ
ルの値を、低くして１／４電圧点である８１ｂに設定し
た時のマーク率を求めてみる。この時の出力信号は８６
のようになり８６ａ、８６ｂ、８６ｃがＨＩレベル出力
に変わっている。この時はＨＩ＝９、ＬＯＷ＝３で、マ
ーク率計算結果は８７のように０．７５となる。これ
は、本来の入力パターンのマーク率５０％に対して７５
％のマーク率であり、スレッショルド・レベルの値を適
切にすることでデッドゾーンの検出を顕著に検出可能に
なることがわかる。

【００３６】次に自動測定の手順を説明する。まず第１
手順は、入力アナログパターン信号のＨＩ／ＬＯＷ電圧
レベルを測定する。ゲート１９で基準パターンの出力４
４を禁止しておく。次に基準パターン発生器１５の期待
値マーク率ＭＲＫ０を予め計算で求めておく。そして基
準電圧発生器１２を下限電圧にして測定開始する。この
時、出力４３は常にＨＩレベルとなりエラー計数器１８
で計数される。次に順次当該基準電圧発生器の出力電圧
を上げていきエラー計数器１８で計数値がマーク率ＭＲ
Ｋ０と１００％の中間のマーク率になる電圧がＬＯＷレ
ベル電圧として求まる。そしてさらに当該基準電圧発生
器の出力電圧を上げていきエラー計数器１８で計数値が
マーク率ＭＲＫ０の半分になった時の電圧がＨＩレベル
電圧として求まる。そして求めたＨＩ・ＬＯＷ電圧値か
ら計算して、例えば１／４振幅電圧値に基準電圧発生器
１２を設定する。これで、デッドゾーンにおけるマーク
率の変化が顕著に検出できる設定となる。

【００３７】次の第２手順は、可変遅延素子１４の遅延
量を掃引してマーク率を求める。最初は、可変遅延素子
１４を最小にしておく。そして単位遅延量毎に増加しな
がら上記説明と同様にエラー計数器１８で単位時間毎の
マーク率ＭＲＫ（ｎ）を測定しデータを保存していく。

【００３８】これらの測定データ例を図２の（ａ）遅延
量を変えていった時のマーク率測定データの図に示す。
この図で、マーク率値のデータが６２ａや６６ａのよう
に大きくばらついたりするのは、短時間で測定する為パ
ターンによってばらついている為であり、バースト性の
大きいパターンの場合ばらつきが大きくなる。この様な
場合は測定時間を長くしたり、または掃引測定を複数回
実施してその平均値をとる場合もある。このデータでは
デッドゾーン７１ａ、７２ａの判断がしにくいのでこの
データを平均値化処理をして図２（ｂ）に加工する。

【００３９】図２（ｂ）は、図２（ａ）を平均値処理し
た結果の平均値マーク率をプロットした図である。デッ
ドゾーンは、前にも説明したように期待値マーク率７０
より＋側にある。これからしきい値を動かしてしきい値
７５のマーク率値で判定すると、６３ｂ、６５ｂのよう
に＋側のピーク値としてデッドゾーンの中央付近が明確
に判定できることがわかる。そしてこの両位置の中間点
７３ｂが求める安定動作点となり、この遅延量の値に可
変遅延素子１４を設定することで完了する。

【００４０】上記説明では、制御部２３は全遅延量掃引
した後で測定データを解析判定していたが、測定と平行
してマーク率のピーク点の計算処理をしても良い。また
解析判定ができた時点で終了して時間短縮をはかっても
良い。

【００４１】上記説明では、マーク率がわかっている場
合について説明したが、デッドゾーンのピーク値６３
ｂ、６５ｂが明確に判定出来るようにスレッショルド・
レベルを設定すれば、未知のマーク率でも同様の手法に
よりパターンとクロックの同期をとることが容易に実現
できる。また既知のパターンの入力でなくても平均のマ
ーク率が一定である未知のパターンでも同様にしてパタ
ーンとクロックの同期をとることができる。

【００４２】次に、本発明による自動パターン同期方法
のフローチャートを図７に示す。クロック・パターンと
基準パターンとを入力パターンに自動同期する方法にお
いて、入力パターンとスレッショルド・レベルとを比較
するコンパレータで、スレッショルド・レベルを変化さ
せることにより、入力パタンの振幅を測定する（Ｓ２
０）。次に、当該コンパレータからのパルス信号列を容
易に検出できるように、当該コンパレータのスレッショ
ルド・レベルを所定値に設定する。例えば１／４振幅値
に設定する（Ｓ３０）。エラー計数器に、当該クロック
・パターンを、可変遅延素子を通じた遅延時間を変化さ
せて印加し、当該エラー計数器を使用して単位遅延時間
毎に当該パルス信号を測定する（Ｓ４０）。次に、当該
エラー計数器の出力値から、遅延量位置に応じて少なく
とも２つのピーク点を検出する（Ｓ５０）。次に、当該
２つのピーク点の中間に当該可変遅延素子の遅延時間を
固定する（Ｓ６０）。自動同期方法は、以上のステップ
を特徴とする。

【００４３】

【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。入
力振幅を測定後、これをもとにしてコンパレータ１１の
スレッショルド・レベルを１／２振幅電圧よりずらして
適切に設定することにより、デッドゾーンにおけるマー
ク率変化を顕著に検出できる効果が得られる（図３−８
１ｂ参照）。

【００４４】平均値マーク率（図２（ｂ））から、６３
ｂ、６５ｂのように＋側のピーク値としてデッドゾーン
の位置が明確に判定できる利点が得られる。また、この
２箇所のデッドゾーンの中間点７３ｂを安定動作点とし
て容易に求めることができる。短時間で各遅延量のマー
ク率を測定することができる。この為、従来のように最
大一巡時間までの長時間のパターンサーチ動作を行って
同期待ちする為の長い待ち時間が不要となる。

【図面の簡単な説明】

【図１】本発明の自動パターン同期回路の一実施例の構
成ブロック図である。

【図２】本発明の（ａ）遅延量を変えていった時のマー
ク率測定データの図と、（ｂ）これを計算処理して平均
マーク率をプロットした図である。

【図３】本発明の入力波形に対してスレッショルド・レ
ベルを変えた時のＨＩ、ＬＯＷ出力の違いの説明図であ
る。

【図４】従来のパターン同期回路の一実施例である。

【図５】被試験器（ＤＵＴ）の試験形態の接続概要の例
である。

【図６】入力データとクロックの位相関係の説明図であ
る。

【図７】本発明の自動パターン同期方法のフローチャー
トである。

【符号の説明】

１１ コンパレータ １２ 基準電圧発生器 １３ リタイミング回路 １４ 可変遅延素子 １５ 基準パターン発生回路 １６ 符号誤り検出回路 １７ エラーレート検出分周器 １８ エラー計数器 １９、２０、２２ ゲート ２１ インヒビット・コントロール回路 ２３ 制御部

Claims (7)

【特許請求の範囲】
1. 【請求項１】 エラー検出器の自動パターン同期回路に
   おいて、 入力信号パターンを受けて基準電圧と比較するコンパレ
   ータと、 当該コンパレータに当該基準電圧を供給する基準電圧発
   生器と、 クロック信号に遅延時間を与える可変遅延素子と、 当該コンパレータの出力信号を受けて当該可変遅延素子
   を通じて供給される当該クロック信号と同期するリタイ
   ミング回路と、 当該リタイミング回路の出力パルスを受けると共に、当
   該基準電圧に対する単位時間毎の当該パルス数を計数す
   るエラー計数器と、 当該エラー計数器へ供給される基準信号パターンを禁止
   するゲート回路と、 当該エラー計数器による単位時間毎の当該計数パルスに
   応じて、当該可変遅延素子と当該基準電圧発生器とを制
   御する制御部と、 を具備していることを特徴とした自動パターン同期回
   路。
2. 【請求項２】 当該リタイミング回路は、 当該可変遅延素子を通じて供給される当該クロック信号
   によりトリガされるフロップフロップで形成されてい
   る、 請求項第１記載の自動パターン同期回路。
3. 【請求項３】 当該リタイミング回路と当該エラー計数
   器との間に設けられたエラー検出器と、 当該基準信号パターンを発生する基準パターン発生器
   と、 をさらに含む請求項第１記載の自動パターン同期回路。
4. 【請求項４】 当該制御部は、 当該コンパレータへの当該基準電圧と当該可変遅延素子
   への当該遅延時間とが確定した後、当該エラー検出器へ
   の当該基準信号パターンを通過させることを当該ゲート
   回路へ指令する、 請求項第１記載の自動パターン同期回路。
5. 【請求項５】 当該エラー計数器と当該制御部は、当該
   エラー検出器からの当該パルスのマーク率をモニタし、 当該マーク率は、所定の時間間隔で、当該コンパレータ
   の当該ハイ出力とロー出力の和に対する当該コンパレー
   タのハイ出力又はロー出力のいずれかのパルス数の比で
   ある、 請求項第３記載の自動パターン同期回路。
6. 【請求項６】 当該マーク率は、 当該コンパレータへの当該基準電圧と、当該可変遅延素
   子への当該遅延時間とを変化させてモニタされる、 請求項第３記載の自動パターン同期回路。
7. 【請求項７】 クロック・パターンと基準パターンとを
   入力パターンに自動同期する方法において、 当該入力パターンを当該入力パターンとスレッショルド
   ・レベルとを比較するコンパレータに印加し、 当該コンパレータの当該スレッショルド・レベルを変化
   させることにより当該入力パターンの振幅を測定し、 当該コンパレータからのパルス信号列を容易に検出でき
   るように、当該コンパレータの当該スレッショルド・レ
   ベルを所定値に設定し、 当該クロック・パターンに同期して、エラー計数器へ当
   該パルス信号を供給し、 当該クロック・パターンは、可変遅延素子を通じた遅延
   時間で供給され、 当該遅延時間を変化させることにより、当該基準パター
   ンと比較して、当該エラー計数器を使用して単位遅延時
   間毎に当該パルス信号を測定し、 当該エラー計数器により測定された単位遅延時間当たり
   の当該パルス信号から少なくとも２つのピーク点を検出
   し、 当該２つのピーク点の中間に当該可変遅延素子の遅延時
   間を固定し、 上記ステップからなることを特徴とした自動同期方法。