JPH0723289U - エラー検出器の自動パターン同期回路 - Google Patents

Abstract

(57)【要約】 【目的】 本考案は、エラー検出装置に使われるパター
ン同期回路の位相合わせにおいて、クロックの遅延量を
変化させて入力パターンのマーク率を測定し、マーク率
の変化ピーク点を求め、これをもとにパターン同期位置
を設定する。そしてこれら一連の動作を自動化し、かつ
短時間で実現することを目的とする。 【構成】 本考案では、制御部２３から制御可能な基準
電圧発生器１２及び可変遅延素子１４と、基準電圧発生
器１２の出力電圧をコンパレータ１１の一端に与えてス
レッショルド・レベルを任意に設定し、単位時間毎のマ
ーク率を計数するエラー計数器１８と、基準パターン発
生器１５の出力を禁止するゲート１９と、これら一連の
動作を自動実行する制御部２３を設けた回路構成であ
る。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、エラー検出装置に使われるパターン同期回路の位相合わせの自動 化回路に関する。より具体的には、被試験器（ＤＵＴ）からの入力データとこれ をリタイミングして復調する為のクロック間の位相を、最適な位相となるように する為の自動パターン同期回路に関する。

【０００２】

【従来の技術】

図５の被試験器（ＤＵＴ）の試験形態の接続概要の例と、図４の従来のパター ン同期回路の一実施例を示して、従来の技術を説明をする。

【０００３】 まず、試験形態の概要を図５で説明をすると、パターン発生器５０から被試験 器５１（試験装置やデバイス）へ、試験用入力パターン信号５３と入力クロック 信号５４を接続して既知パターンデータやＰＲＢＳパターンデータを印加する。 そして、当該被試験器からの出力パターン信号５５とクロック信号５６は、エラ ー検出装置５２の本パターン同期回路１０の入力コネクタに接続入力する。

【０００４】 ここで、当該パターン同期回路に入力する２つの信号の位相差は、例えば１０ ＧＨｚの高周波パターンの為、通過してくる被試験器や接続ケーブルの伝播遅延 により位相が不定となっている。その為、可変遅延素子１４を手動で設定後、パ ターン同期にかかる時間を待った後に同期したかを確認する。通常は、上記操作 を複数回実施して、同期が確立するまで繰り返し当該可変遅延素子を手動で設定 して行っている。ここで使用する可変遅延素子はモーター・ドライブ制御の遅延 線路であり、例えば分解能１０ＰＳの可変遅延素子である。

【０００５】 次に、図４の従来のパターン同期回路の一実施例を示して説明する。入力クロ ック３１は、手動の可変遅延素子１４を通過後リタイミング回路１３に供給する 。一方、入力パターンデータ３０は、コンパレータ１１の一方に入力し、基準電 圧発生器１２のしきい値電圧を当該コンパレータの他方に入力して、デジタル信 号に変換した後当該リタイミング回路に入力する。そして、クロック３２でリタ イミングされて復調出力３３となる。しかしこの時点での出力データ３３は、正 しい位相でリタイミングされたかは不明なので仮のデータ出力３３である。

【０００６】 次に、このデータ出力３３は符号誤り検出器１６の一方の入力に与え、他方の 入力には基準パターン発生回路１５からの基準パターンデータ３４を与える。そ して両パターンをクロック毎に比較して不一致時はエラーパルス３５が出力され る。この当該エラーパルスはエラーレート検出分周器１７で計数され同期検出用 に使用される。エラー計数器１８は、本来のエラーレート測定用回路であって、 パターン同期検出時は使用しない。

【０００７】 ここで、当該エラーレート検出分周器は、簡単なエラーレートを測定するもの で例えば１０の−３乗より多くのエラーを検出する毎にエラーパルス信号３６を 出力する。このエラーパルス３６により基準パターン発生回路１５の出力を１ビ ット時間だけ遅らせて、再度パターン比較を行わせる。

【０００８】 すなわち、エラーパルス３６入力を受て、インヒビット・コントロール回路２ １は、１クロック時間のインヒビット・パルス３７を発生出力し、このパルスに よりゲート２２で１クロックを禁止する。これにより当該基準パターン発生回路 のクロック源３８を１個削除する。この結果、基準パターン発生回路１５の出力 する基準パターンは、１ビット時間ずれたパターンデータが出力されることとな る。そして、この新たな比較パターンで再度パターン比較を実施する。これら一 連の動作を同期がかかるまで繰り返し行う。 やがて、所定時間内にエラーパルス３６がなくなると、同期したものと見なし て同期状態に遷移し、外部にパターン同期確立信号３９を出力し、以後のエラー パルス入力３６は無視する。

【０００９】 上記の様に、例えクロック３２とデータの位相が合っていても、入力パターン ３３が基準パターン３４と、ビット列の全ての位置においても一致しないとパタ ーン同期の検出にはならない。その為上記説明の様にビット列のシフトをして１ クロック時間づつずらしてパターン列が一致する迄実施する。

【００１０】 このように、パターン同期とは、クロックとデータの位相と、基準パターンの パターン列ビット位置の両方が一致する必要がある。この為パターン同期検出ま でには多くの時間がかかる。最悪では１サイクルのパターン長の回数すなわちパ ターン長の一巡回数まで上記インヒビット・パルスを発生し繰り返さないと同期 が確立しない。ここで上記のように１ビットクロック時間遅らせてパターン同期 検出するまで繰り返し行うことを、以後パターンサーチ動作と称す。

【００１１】 次に、パターン同期の作業手順について、図６の入力データとクロックの位相 関係図を基に説明する。

【００１２】 まず、入力データ６０には、リタイミングしても不定となるデッドゾーン６１ がある。この領域は、例えば入力データの振幅の遷移区間や、データにジッタを 含んでいたり、またリタイミングＦＦのセットアップ・ホールドタイムや、リタ イミングするクロック自体のジッタ等の影響により、データをリタイミングして 得た出力データが不定になる位相領域のことを意味している。この不定領域のこ とを以後デッドゾーンと称す。特に１０ＧＨｚもの高周波になるとこの領域が多 くなってきて有効な許容範囲６２は狭くなってくる。

【００１３】 入力データとクロックの位相の調整手順について、例えばクロック６３の位置 にある場合を考える。この位相状態では、入力データはデッドゾーン６１領域に にありいつまで待っても同期しない。使用者は、一巡時間以上の長い時間を待っ ても同期しないので、可変遅延素子１４を少し変えて例えばクロック６４の位置 にして、再度同様に一巡時間以上の時間を待つ、ここでも不安定なデッドゾーン ６１であり同期しない。そして上記操作を何度か繰り返してクロック６５に至り 入力データは有効な許容範囲６２内に位置する。ここでやっと一巡時間以上の時 間を待つことでパターン同期が検出される。

【００１４】 しかし、この位置で安定に測定できる位置であるかは、未だ不明である。例え ば周囲温度の変化やジッタの変化などで本来のエラー試験の測定値が不安定点に 移行してしまうかもしれない。その為通常は、さらに安定動作する範囲を求める 必要がある。上記説明と同様にして、今度は逆にパターン同期が外れる位置を求 める。そして求めた同期範囲の遅延量の中間点の遅延量に可変遅延素子１４を設 定することで、やっと目的の安定動作点に設定できたこととなる。その後、本来 のエラー試験の測定に供することができる。

【００１５】 ここで一巡時間は、使用者がパターン発生器５０で設定したパターン長のこと で、例えば２３段のＰＲＢＳパターンでは、２の２３乗のパターン長となり、１ 回のパターンサーチ動作に要する最大時間は、クロック周波数を１ＧＨｚの場合 では、２の２３乗×１０の３乗×クロック時間＝およそ１０秒かかる。これを可 変遅延素子の設定を少しづつ変えて、上記説明の様に複数回実施していく。

【００１６】 このパターン同期操作は、クロックとデータの位相が変わるような条件変更の 度に再度実施する必要がある。つまり、使用者がパターン発生器の出力条件を変 えたり、また、被試験器の測定条件を変える都度、再び上記操作を行って安定動 作点を求めている。これは実用上不便であり望ましくない。

【００１７】

【考案が解決しようとする課題】

上記説明のように、条件を変える度に遅延素子を操作して安定動作点を求める のは時間もかかる。また何度も上記操作を使用者が行うのは不便であり、再設定 ミスを招く要因にもなりかねない。 そこで、本考案が解決しようとする課題は、パターンの同期検出を自動化し、 かつ短時間で安定動作点を求め設定することを目的とする。

【００１８】

【課題を解決する為の手段】 上記課題を解決するために、本考案の構成では、制御部２３から制御可能な基 準電圧発生器１２と、可変遅延素子１４を設ける。また、基準電圧発生器１２の 出力電圧をコンパレータ１１の一端に与えてスレッショルド・レベルを任意に設 定する手段とする。また、単位時間毎のマーク率を計数するエラー計数器１８と 、基準パターン発生器１５の出力を禁止するゲート１９を設ける。また、これら 一連の動作を自動実行する制御部２３を設ける。

【００１９】 そして、入力パターン信号の そして、コンパレータ１１のスレッショルド・レベルを変えて入力パターンの 振幅値を測定する手段とする。その後マーク率検出容易なスレッショルド・レベ ルにコンパレータ１１を設定してマーク率が顕著に検出できる手段としておく。 そして、可変遅延素子１４を単位遅延量毎に増減させてその遅延量でのマーク率 をエラー計数器１８で測定する手段とする。このマーク率測定時は、ゲート１９ により基準パターン発生器１５の出力を禁止しておく。

【００２０】 そして、測定取得したデータのマーク率の平均値データの中から２箇所のピー ク点を求めてデッドゾーンとして検出する。そしてこの２箇所の中間点位置の遅 延量に可変遅延素子１４を設定する。これらのパターンとクロックの位相合わせ を制御部２３で自動で行う構成としている。

【００２１】

【作用】

基準電圧発生器１２の出力電圧をコンパレータ１１に与えてスレッショルド・ レベルを適切に設定することで、デッドゾーンのマーク率変化を顕著にする作用 がある。 ゲート１９で基準パターン発生器１５の出力を禁止することで、エラー計数器 １８が入力パターンのマーク率を測定する役割をもつ。

【００２２】 従来においては、一点の遅延量位置でもパターンサーチ動作を行い同期確認に 多くの時間待ちが必要であったが、本手段では単位時間のマーク率を測定するの みで良い為、大幅な時間短縮が実現できる。 またマーク率の分布データから２箇所のデッドゾーンがわかり、この２箇所の 中間点を安定動作点として容易に設定実現できる。

【００２３】

【実施例】

本考案の実施例について、図１の本考案の自動パターン同期回路の一実施例の 構成ブロック図と、図２の本考案の（ａ）遅延量を変えていった時のマーク率測 定データの図と、（ｂ）これを計算処理して平均マーク率のプロットした図と、 図３の本考案で、入力波形をコンパレータ・レベル（基準電圧）を変えた時のＨ Ｉ、ＬＯＷ出力の違いの説明図を参照して説明する。

【００２４】 本実施例の、実施概要を説明する。基準パターンの出力禁止用ゲート１９と、 エラーレート検出分周器１７の出力信号を禁止するゲート２０と、一連の動作を 自動実行する制御部２３とを設ける。 そして、最初に基準電圧発生器１２を変えて入力パターン信号のＨＩ／ＬＯＷ 電圧を測定後、これをもとに、デッドゾーンでマーク率が顕著に検出できるよう に基準電圧発生器１５のコンパレータ電圧値（例えば１／４振幅値）に設定して おく。 その後、可変遅延素子１４の遅延量を掃引（単位遅延量単位で増加）して単位 時間毎にエラー計数器１８でパルス数を計数してこれによりマーク率を求める。 そして予め計算で求めておいたマーク率と比較して変化の大きいピーク領域の 位置をデッドゾーンとして判定する。このデッドゾーンの中間点が安定動作点で あり、当該可変遅延素子をその値に設定する。このようにして制御部２３で一連 の動作を自動で実行することで実現している。

【００２５】 これについて図をもとに具体的に説明する。まず、基準電圧発生器１５の電圧 値の設定の必要性について、図３の入力波形に対してスレッショルド・レベルを 変えた時のＨＩ、ＬＯＷ出力信号の違いの説明図を参照して説明する。

【００２６】 一般に高周波パターンになるほど立ち上がり・立ち下がりの遷移時間が多くな ってくる。この遷移期間を利用することでクロックとパターンの位相ずれを検出 する手法をとる。 まず、入力アナログパターン８０は、マーク率５０％のパターンの入力例であ る。またクロックのストローブ点は、８２のように点線上としていてデッドゾー ン内にある場合を図示している。 まず第１の例では、コンパレータ１１のスレッショルド・レベルの値を、１／ ２電圧点である８１ａに設定した時のマーク率を求めてみる。この時の出力信号 は８３のようになり、この時はＨＩ＝６、ＬＯＷ＝６で、マーク率計算結果は８ ４のように０．５０である。これは、本来の入力パターンのマーク率５０％と変 わらない値である。このスレッショルド・レベル値では、デッドゾーンの検出が 難しいことがわかる。

【００２７】 次に第２の例では、スレッショルド・レベルの値を、低くして１／４電圧点で ある８１ｂに設定した時のマーク率を求めてみる。この時の出力信号は８６のよ うになり８６ａ、８６ｂ、８６ｃがＨＩレベル出力に変わっている。この時はＨ Ｉ＝９、ＬＯＷ＝３で、マーク率計算結果は８７のように０．７５となる。これ は、本来の入力パターンのマーク率５０％に対して７５％のマーク率であり、ス レッショルド・レベルの値を適切にすることでデッドゾーンの検出を顕著に検出 可能になることがわかる。

【００２８】 次に自動測定の手順を説明する。まず第１手順は、入力アナログパターン信号 のＨＩ／ＬＯＷ電圧レベルを測定する。ゲート１９で基準パターンの出力４４を 禁止しておく。次に基準パターン発生器１５の期待値マーク率ＭＲＫ０を予め計 算で求めておく。そして基準電圧発生器１２を下限電圧にして測定開始する。こ の時、出力４３は常にＨＩレベルとなりエラー計数器１８で計数される。次に順 次当該基準電圧発生器の出力電圧を上げていきエラー計数器１８で計数値がマー ク率ＭＲＫ０と１００％の中間のマーク率になる電圧がＬＯＷレベル電圧として 求まる。そしてさらに当該基準電圧発生器の出力電圧を上げていきエラー計数器 １８で計数値がマーク率ＭＲＫ０の半分になった時の電圧がＨＩレベル電圧とし て求まる。 そして求めたＨＩ・ＬＯＷ電圧値から計算して、例えば１／４振幅電圧値に基 準電圧発生器１２を設定する。これで、デッドゾーンにおけるマーク率の変化が 顕著に検出できる設定となる。

【００２９】 次の第２手順は、可変遅延素子１４の遅延量を掃引してマーク率を求める。 最初は、可変遅延素子１４を最小にしておく。そして単位遅延量毎に増加しな がら上記説明と同様にエラー計数器１８で単位時間毎のマーク率ＭＲＫ（ｎ）を 測定しデータを保存していく。

【００３０】 これらの測定データ例を図２の（ａ）遅延量を変えていった時のマーク率測定 データの図に示す。この図で、マーク率値のデータが６２ａや６６ａのように大 きくばらついたりするのは、短時間で測定する為パターンによってばらついてい る為であり、バースト性の大きいパターンの場合ばらつきが大きくなる。この様 な場合は測定時間を長くしたり、または掃引測定を複数回実施してその平均値を とる場合もある。このデータではデッドゾーン７１ａ、７２ａの判断がしにくい のでこのデータを平均値化処理をして図２（ｂ）に加工する。

【００３１】 図２（ｂ）は、図２（ａ）を平均値処理した結果の平均値マーク率をプロット した図である。デッドゾーンは、前にも説明したように期待値マーク率７０より ＋側にある。これからしきい値を動かしてしきい値７５のマーク率値で判定する と、６３ｂ、６５ｂのように＋側のピーク値としてデッドゾーンの中央付近が明 確に判定できることがわかる。そしてこの両位置の中間点７３ｂが求める安定動 作点となり、この遅延量の値に可変遅延素子１４を設定することで完了する。

【００３２】 上記説明では、制御部２３は全遅延量掃引した後で測定データを解析判定して いたが、測定と平行してマーク率のピーク点の計算処理をしても良い。また解析 判定ができた時点で終了して時間短縮をはかっても良い。

【００３３】 上記説明では、マーク率がわっている場合について説明したが、デッドゾーン のピーク値６３ｂ、６５ｂが明確に判定出来るようにスレッショルド・レベルを 設定すれば、未知のマーク率でも同様の手法によりパターンとクロックの同期を とることが容易に実現できる。また既知のパターンの入力でなくても平均のマー ク率が一定である未知のパターンでも同様にしてパターンとクロックの同期をと ることができる。

【００３４】

【考案の効果】

本考案は、以上説明したように構成されているので、下記に記載されるような 効果を奏する。 入力振幅を測定後、これをもとにしてコンパレータ１１のスレッショルド・レ ベルを１／２振幅電圧よりずらして適切に設定することにより、デッドゾーンに おけるマーク率変化を顕著に検出できる効果が得られる（図３−８１ｂ参照）。

【００３５】 平均値マーク率（図２（ｂ））から、６３ｂ、６５ｂのように＋側のピーク値 としてデッドゾーンの位置が明確に判定できる利点が得られる。また、この２箇 所のデッドゾーンの中間点７３ｂを安定動作点として容易に求めることができる 。 短時間で各遅延量のマーク率を測定することができる。この為、従来のように 最大一巡時間までの長時間のパターンサーチ動作を行って同期待ちする為の長い 待ち時間が不要となる。

【００３６】

【図面の簡単な説明】

【図１】本考案の自動パターン同期回路の一実施例の構
成ブロック図である。

【図２】本考案の（ａ）遅延量を変えていった時のマー
ク率測定データの図と、（ｂ）これを計算処理して平均
マーク率のプロットした図である。

【図３】本考案の入力波形に対してスレッショルド・レ
ベルを変えた時のＨＩ、ＬＯＷ出力の違いの説明図であ
る。

【図４】従来のパターン同期回路の一実施例である。

【図５】被試験器（ＤＵＴ）の試験形態の接続概要の例
である。

【図６】入力データとクロックの位相関係の説明図であ
る。

【符号の説明】

１１ コンパレータ １２ 基準電圧発生器 １３ リタイミング回路 １４ 可変遅延素子 １５ 基準パターン発生回路 １６ 符号誤り検出回路 １７ エラーレート検出分周器 １８ エラー計数器 １９、２０、２２ ゲート ２１ インヒビット・コントロール回路 ２３ 制御部

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 エラー検出器のパターンとクロックの位
   相合わせにおいて、 基準電圧発生器（１２）のコンパレータ電圧値をコンパ
   レータ（１１）の一端に与えてスレッショルド・レベル
   を設定し、 ゲート（１９）により基準パターン発生器（１５）の出
   力を禁止し、 可変遅延素子（１４）を単位遅延量で増減し、 単位時間毎のパルス数をマーク率としてエラー計数器
   （１８）でカウントし、 これら一連の動作を自動実行する制御部（２３）を有
   し、 以上を具備していることを特徴としたエラー検出器の自
   動パターン同期回路。