CN108449084B - 一种数字bpm采样数据多通道相位自动校正的方法及系统 - Google Patents

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Abstract

本发明公开了一种数字BPM采样数据多通道相位自动校正的方法及系统。本方法为：信号发生器产生的正弦波信号经功分器产生N路采样信号，分别经一传输线缆发送到AFE，时钟信号经PLL锁相后分出N路时钟信号分别通过一延时器件移相后发送至对应采样端，触发采样操作，并将采样数据发送给FPGA；FPGA控制延时器件和采样器件对每路的时钟信号进行1/4周期内的分步移相、扫描采样操作，并对每通道、每采样点位置采样数据做积分处理；若信号中所有信号在同一采样时刻最大相位差均不大于信号的1/4周期，则系统根据扫描采样结果计算出相位差，并调整不同通道时钟相位，使每通道在该设置时钟相位处采样积分值基本相等。

Description

一种数字BPM采样数据多通道相位自动校正的方法及系统
技术领域
本发明涉及一种DBPM(数字BPM)采样数据多通道相位自动校正的方法及系统，属于粒子加速器技术领域。
背景技术
数字BPM系统是对粒子加速器中束流探头(如Button电极)探测到的束流信号进行处理和计算以获得束流位置信息，其中，BPM的4个纽扣电极分别感应同一时刻的束流位置信息，AFE(Analog Frontend Electronics，模拟前端电子学)对探测信号进行滤波、信号调理等处理后将信号传输至DFE(Digital Frontend Electronics，数字前端电子学)板的ADC(Analog Digital Converter，模数转换器：)采样端；数字前端电子学DFE则针对ADC的采样结果进行数据处理和位置计算，最终获取束流位置数据(X,Y)。
DBPM的数字信号处理架构中，ADC以116MHz的时钟频率对500MHz频率分量的模拟信号进行采样。采样数据经带通滤波、幅度校正和相位校正及算法处理后得到BPM探头探测到的信号中的500MHz频率分量的幅度信息，进而利用重心法计算得到束流轨道位置(X,Y)信息。
理想条件下，BPM电极感应信号到达ADC输入端的时间应完全同步，从而使电子学系统计算中使用的是同一时刻的束流信息，确保计算结果的准确性。但由于远距离传输中线缆无法实现严格等长，即传输线缆引入的时间延迟不等；同时，前端模拟电子学处理板上器件的离散性也导致各通道对信号的延迟作用也不尽相同。从而最终使得同一时刻的BPM电极感应信号到达DFE的ADC输入端时的幅度和相位均存在偏差，进而在计算束流轨道位置(X,Y)信息时引入了不确定性误差。
因此，为实现对同一时刻不同BPM电极感应信号的采样，需要在ADC采样点前端加入相位校正逻辑，消除线缆传输和AFE器件离散性带来的信号相移，进而减小束流位置计算误差。通常，实现相位校正逻辑有以下两种方法：
1.调整信号链路，将4通道信号与采样时钟严格对齐。
2.保留信号链路不动，调整时钟相位，令每通道采样时钟与其对应信号对齐。
调整信号链路的方法主要有两种实现方式，这两种方式都可以令4通道输入模拟信号到终端时相位完全一致，说明如下：
1.保证4个通道线缆和前端AFE电路的延时完全一致，如图1(a)所示。
2.采用模拟延时器件分别对4通道加入不同的延时补偿，使输入到数字前端电子学DFE电路的4通道模拟信号相位完全相同，如图1(b)所示。
通过调整信号链路实现相位校正逻辑的两种处理方法都存在较大的难度：
首先，多通道相位对齐时，涉及的设备和仪器数量较多，图1(a)所示方法的工作量和工作难度较大，且工程中很难达到完全相位一致。
其次，采用图1(b)的方法实现4通道信号对齐时，缺点在于市场上这类模拟宽带宽延时器件多为机械调节或电压控制调节，工程实现和自动调节难度大，很难实现自动、稳定的相位对齐调整，而且价格较为昂贵。
发明内容
针对现有方法中存在的技术问题，本发明的目的在于提供一种数字BPM采样数据多通道相位自动校正的方法及系统。
本发明的目标是，在保留信号链路不动条件下，通过时钟移相的方式实现“自动相位校正逻辑”，令每通道采样时钟与其对应信号对齐。其优点在于：
1.可调延时时钟器件有相应成熟产品可以采用，它可以很好解决由于不同通道处理延时时间不同而造成的ADC采样数据相位不同问题；
2.系统采用“相位——幅度”变换的方法，通过ADC采样信号幅度值来表征信号的相位，并利用检测被采样信号幅度的方式将被采样信号时钟相位调整至一致，进而实现信号的相位对齐。
3.每次连接新的电缆或者更换新的AFE板卡后，只需连接相应硬件信号，并执行一个自动相位校正控制命令就能实现多通道间的相位自动校正。
本发明的技术方案为：
一种数字BPM采样数据多通道相位自动校正的方法，其步骤包括：
信号发生器产生的正弦波信号经功分器产生N路待采样信号，将每一路待采样信号Chi分别经一组传输线缆发送到同一模拟前端电子学板AFE，所述模拟前端电子学板AFE对每通道输入信号分别进行处理并传送至一DFE采样端ADC_Chi；i取值为1～N；
信号发生器产生的方波信号作为外部时钟信号CLK，经PLL锁相环锁相后分出N路时钟信号；将每一路时钟信号CLKi分别通过一延时器件进行移相后发送至对应DFE采样端ADC_Chi，触发对应采样端ADC_Chi对输入待采样信号进行采样操作，并将采样数据发送至FPGA；
其中，在相位自动校正逻辑工作时，FPGA控制时钟延时器件对每通道的时钟信号在1/4周期内的分步移相、扫描采样，并对每通道ADC_Chi采样数据进行积分处理，记录每一通道积分值及对应的移相相位，并记录扫描全程采样积分的最大值、最小值；若存在两通道待采样信号在同一采样时刻的相位差大于1/4待采样信号周期，则报错，并退出自动相位校正逻辑；当所有通道采样信号在同一采样时刻的相位差均位于1/4信号周期内，则根据每一通道时钟移相相位，以及在该移相相位对应的积分值对各路进行相应的时钟延时配置，最终达到各通道在所设置时钟相位处的ADC采样值的积分结果基本一致，从而达到各通道相位对齐(校准)的目的。
进一步的，每通道的时钟信号均相同。
进一步的，每通道待采样信号的频率f0与采样时钟的频率fs相同。
进一步的，每通道待采样信号的频率f0为采样时钟频率fs的整数倍，即f0＝M*fs，M>0。
进一步的，所述移相相位的增量间隔为10ps，实现中可根据需要采用其它步长。
一种数字BPM采样数据多通道相位自动校正系统，其特征在于，包括功分器、前端模拟电子学AFE、数字前端电子学DFE；数字前端电子学DFE包括PLL锁相环、延时器件、采样端、FPGA和闪存；其中，
功分器，用于根据信号发生器产生的正弦波信号产生N路待采样信号，并将每一路采样信号Chi分别经一传输线缆发送至所述模拟前端电子学板AFE；
前端模拟电子学AFE，用于对每通道输入信息分别进行处理并传送至所述DFE采样端ADC_Chi；i取值为1～N；
数字前端电子学DFE，主要用于完成接收来自AFE的输出信号；接收时钟信号；完成AFE输出信号的ADC采样；完成ADC采样数据的积分计算，相位(用幅度表征)的比较计算功能；完成时钟信号锁相、各通道ADC采样时钟的延迟控制功能；完成闪存读写操作等。
其中，PLL锁相环位于DFE板，用于对信号发生器产生的方波信号进行锁相后生成N路时钟信号；将每一路时钟信号CLKi分别通过一所述延时器件进行移相后发送到对应采样端ADC_Chi，触发对应采样端ADC_Chi对输入信号进行采样操作，
其中，延时器件(DLY)位于DFE，采用可编程移相器(Programmable Phase Shift)来实现，在待采样信号1/4周期内，由FPGA控制对采样时钟信号做分步移相操作；
采样端(ADC)位于DFE，用于对输入信号进行采样操作并将采样数据发送给FPGA；
FPGA，用于控制每一延时器件对相应通道采样端的时钟信号进行1/4周期内的分步移相、扫描采样操作，并对每通道、每扫描采样点处采样端ADC_Chi的采样数据进行积分处理，记录每一通道积分值及对应的移相相位，并记录扫描全程采样积分的最大值、最小值；若存在两通道待采样信号在同一采样时刻的相位差大于1/4待采样信号周期，则报错，并退出自动相位校正逻辑；当所有通道采样信号在同一采样时刻的相位差均位于1/4信号周期内，则根据每一通道时钟移相相位，以及在该移相相位对应的积分值对各路进行相应的时钟延时配置，最终达到各通道在所设置时钟相位处的ADC采样值的积分结果基本一致，从而达到各通道相位对齐(校准)的目的；
闪存(Flash Memory)，用于保存相位校正功能完成后每一通道时钟移相相位，即保存各通道时钟延时配置值。
与现有技术相比，本发明的积极效果
本发明采用“相位——幅度”变换的方法，通过ADC采样信号幅度值来表征信号的相位，并利用检测被采样信号幅度的方式将被采样信号时钟相位调整至一致，进而实现信号的相位对齐。
本发明中采用的可调延时时钟器件有相应成熟产品，且价格较为合理；本发明实现自动相位校正操作：用户只需在更换线缆后在系统始端提供一组相同的高频信号；点击“自动相位校正”按钮执行自动相位校正命令，即可完成系统采样信号的相位对齐操作。
附图说明
图1为调整信号链路的两种实现方法；
(a)确保线缆和AFE延时严格一致，(b)在信号通道加入模拟延时器件使链路延时一致；
图2为时钟移相法消除采样数据相位差的原理框图；
图3为相同时钟对存在相位差的4通道模拟信号的采样过程示意；
图4为调整不同通道ADC采样时钟相位，使之与4通道模拟信号的相位对齐后的采样过程示意；
图5为自动相位校正逻辑系统结构示意图；
图6为四通道信号幅度变化为最大值的1/2，相位变化最小的情况示意；
图7为四通道信号幅度变化为最大值的1/2，相位变化最大的情况示意；
图8为采样时钟相位调整最大值的情况示意；
图9为自动相位校正逻辑设计的程序流程图；
图10为带通采样中理想情况下四通道信号采样结果；
(a)116MHz时钟采样500MHz信号得到频率为36MHz的采样数据示意，
(b)四通道采样时钟和信号的相位完全相同时情况示意(四通道数据完全重合)；
图11为采样时钟和4通道模拟信号相位不齐的采样结果；
(a)采样时钟相位相同，信号相位不相同情况ADC结果，
(b)采样时钟相位不同，信号相位完全相同情况ADC结果；
图12为利用不同延时时钟采样具有相应相位差的四通道模拟信号的采样结果示意；
图13为自动采样时钟相位调整后，实现逐束团信号峰值采样示意。
具体实施方式
为了更好的阐述本发明的技术方案，下面结合附图及具体实施例对本发明做进一步的详细描述。
本发明利用时钟移相的方法消除通道间由于相位差导致ADC采样数据的时间不一致性，其工作原理如图2示，其测量原理如下：
在系统始端四个通道中输入完全相同的正弦点频信号时，系统的终端(ADC采样点处)会得到有相位差的四通道模拟信号。假设输入模拟信号频率为f0，采样时钟的频率为fs，若采样过程满足如下条件：
Figure BDA0001577744450000051
4通道模拟信号采用相同的采样时钟(CLK)；
Figure BDA0001577744450000052
输入4通道信号的频率与采样时钟的频率完全相同，或输入信号的频率为采样时钟频率的整数倍，即：
f0＝M*fs(M>0)
Figure BDA0001577744450000053
系统终端得到的4通道模拟待采样信号相位有差异。
采样过程如图3所示，四通道信号(A,B,C,D)的相位分别对应(ΦA,ΦB,ΦC,ΦD)，在同一时钟采样点(时钟上升沿处)分别对应四个不同的电平信号(VA,VB,VC,VD)。
将不同通道模拟信号采样时钟相位调整到合适位置时，即可得到采样的信号幅度完全相同的4个通道采样值。这种情况下，相对于4通道模拟信号来说，等效于同相位采样。同样，该方法还可以获取4通道采样时钟的延时数据。利用调整后的采样时钟采样四通道模拟信号其过程如图4所示：四通道信号(A,B,C,D)的相位分别对应(ΦA,ΦB,ΦC,ΦD)；对时钟信号分别进行延时调整得到CLK0-3；调整时钟采样相位后采样点对应了四个完全相同的电平信号。
自动相位校正逻辑的实现方案
根据测量原理，本发明巧妙利用“相位-幅度”变换方法，设计了一款能够计算通道间相位差并对采样时钟进行自动延时配置的自动相位校正逻辑系统，其工作的结构框图如图5所示，主要由功分器、前端模拟电子学AFE、DFE、PLL锁相环、可编程延迟线DLY、模数转换器ADC、FPGA和闪存构成。其工作流程如下：
1.信号发生器产生两路信号：正弦波信号和方波信号，两信号同步输出；
2.信号发生器产生的正弦波信号经功分器产生四通道完全相同的待采样信号(CHA,CHB,CHC,CHD)。信号经传输线缆到达模拟前端电子学板AFE。AFE对该正弦波信号进行滤波、信号调理等处理后，得到一个比较纯净的窄带信号，该信号是以500MHz为中心，带宽为10MHz的高频信号，滤除了低频和更高频率的干扰信号。AFE处理后的信号被传送至DFE板的ADC采样端完成信号采样；
3.信号发生器产生的方波信号作为外部时钟信号CLK，经PLL锁相环锁相后分出四通道相同的时钟信号。时钟信号通过可编程延时器件“DLY”控制其延时，实现移相后，触发ADC实现采样操作；
4.FPGA实现的功能：在相位校正系统初始化时，FPGA从闪存中读取配置数据对可编程延时器件DLY进行配置，进入正常工作模式。在收到“自动校正命令”后，FPGA控制每一通道延时器件对相应通道时钟信号进行1/4周期内的、分步移相、扫描采样操作，并对每通道、每扫描采样点处采样端ADC_Chi的采样数据进行积分处理，记录每一通道信号在相应扫描采样点处的积分值和对应的移相位置，并记录扫描全程采样积分的最大值、最小值；若存在两通道待采样信号在同一采样时刻的相位差大于1/4待采样信号周期(本例为500ps)，则报错，并退出自动相位校正逻辑；当所有通道采样信号在同一采样时刻的相位差均位于1/4信号周期内时，则根据每一通道时钟扫描采样相位位置、以及在对应采样相位位置的幅度积分值，在各通道中找到使各通道信号相位对齐的时钟延迟相位位置点，进而对各通道进行相应的时钟延时配置，最终达到各通道在所设置时钟相位处的ADC采样值的积分结果基本一致，从而达到各通道相位对齐(校准)的目的。
5.通过对时钟的分步移相，扫描采样，并对各采样点处采样结果进行积分、比较。找到四通道ADC采样积分值几乎相等的采样相位点，并配置该延迟数据到相应时钟延迟器件，保存该延迟数据到闪存中，最后完成系统自动相位校正功能。
根据ADC采样电平分析信号间相位差的方法
始端完全相同的四通道信号经传输线缆和BPM系统的AFE电子学处理，到达ADC采样端的信号出现了相位差异。采用相同时钟进行采样，相位差表现为各通道ADC采样电平和变换后数据的不同。下面针对采样电平较为典型的两种差异状态进行分析：
●当四通道间采样电平最大差异为1/2Vmax时，图6给出了在正弦波上时间相位变化最小的情况。其中“圆形”点对应约165.5°，“十字”点对应约为194.5°，相位差小于30°，因此时间延迟小于1/4信号周期。
●当四通道间采样电平最大差异为1/2Vmax时，图7给出了在正弦波上时间相位变化最大的情况。其中“圆形”点位于180°，“方形”点位于270°，相位差为90°，因此时间延迟为1/4信号周期。这里的“圆形”点与“十字”点间电平相同，但存在着最大相位差180°即1/2信号周期。此时判断为超出相位调整范围，退出自动相位校正逻辑，并报错。
●具体操作时，若4通道信号的采样点位于待采样信号同一周期内某一单调上升或下降区间内，则4通道信号ADC扫描采样的最初几个采样点的采样积分值呈现相同上升或下相同下降趋势，此时根据各通道“信号积分的最大值与最小值的差值”为“信号峰峰值倍乘积分周期”的1/2为判断标准(约对应信号周期的1/4)，若大于1/2，则超出调整范围，报错并退出自动相位校正逻辑；若小于1/2，则执行自动相位校正逻辑。
若4通道信号的采样点位于待采样信号同一周期内波峰或波谷两边，则4通道信号ADC扫描采样的最初几个采样点的采样积分值呈现不同上升或下相同下降趋势，此时根据各通道“信号积分的最大值与最小值的差值”为“信号峰峰值倍乘积分周期”的1/8为判断标准(约对应信号周期的1/4)，若大于1/8，则超出调整范围，报错并退出自动相位校正逻辑；若小于1/8，则执行自动相位校正逻辑。
自动相位校正逻辑的FPGA程序执行流程
本发明中“自动相位校正逻辑”的程序执行流程如图9所示。其工作流程描述如下：
1.系统根据用户设定“自动相位校正命令”决定是否开始进行自动相位校正逻辑的执行；
2.进入自动相位校正程序执行：
系统以10ps的步长对采样时钟进行移相，实现对4通道信号的1/4周期内扫描采样。程序对每个时钟相位下各通道的256个采样点进行积分，比较并记录各通道分步移相、扫描采样的积分值以及所对应的时钟相位值，并求扫描全程的积分最大、最小及对应的时钟相位值。据此，程序能够判断该4通道信号是否位于1/4信号周期内。若判断4通道信号的相位差小于1/4信号周期，则根据每个通道在不同扫描采样点处的采样积分值及其对应的时钟相位移相值对各通道进行相应的时钟延时配置，使得各通道在所设时钟相位处其ADC采样积分值基本相等，进而实现各通道信号在采样点处的相位对齐。若四通道信号相位差大于1/4周期，则报错，并退出自动相位校正逻辑。
3.保存四通道采样时钟的延时配置数据，系统进入正常的DBPM运行状态。
自动相位校正逻辑在带通采样情况下的应用
本发明以数字BPM的一组参数为例：4通道模拟信号频率为500MHz；采样时钟频率为单一相位的116MHz。
理想情况下4通道模拟信号的频率与相位严格一致，4通道ADC的采样时钟的频率与相位完全相同，因此每通道ADC采样点对应的信号电平也完全相同，经模数转换后的4通道ADC原始采样数据也完全相同。如图10所示，图10(a)为采样示意，图10(b)为4通道完全重合的结果。
但实际操作中无法做到终端四个通道模拟信号相位完全一致，图11(a)为采样时钟相位相同时，4通道信号相位不相同情况下的ADC采样结果示意。图11(b)为采样时钟相位不同，信号相位完全相同情况下的ADC采样结果示意。
如果把前面获取时钟延时数据配置给相应采样时钟通道，再利用延时后的时钟去采样具有相位差的模拟信号，其结果图12所示。即可消除由线缆和模拟电路在不同通道上带来的相位差。
自动相位校正逻辑在逐束团测度中的应用
在逐束团测量中，自动相位校正逻辑的意义更为重大。说明如图13所示，可以通过采样时钟调整，完成信号峰值的扫描与采样，实现逐束团BPM算法。
综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种数字BPM采样数据多通道相位自动校正的方法，其步骤包括：
信号发生器产生的正弦波信号经功分器产生N路待采样信号，并将每一路待采样信号Chi分别经一传输线缆发送至同一模拟前端电子学板AFE，所述模拟前端电子学板AFE对每路输入信息分别进行处理并传送至一数字前端电子学DFE的采样通道ADC_Chi；i取值为1～N；
信号发生器产生的方波信号作为外部时钟信号CLK，在DFE上经PLL锁相环锁相后分出N路时钟信号，将每一路时钟信号CLKi分别通过一可控延时器件进行移相后发送至对应的采样通道ADC_Chi，触发对应ADC_Chi对输入信号进行采样操作，并将采样数据发送至FPGA；
其中，在相位自动校正逻辑工作时，FPGA控制时钟延时器件对每通道的时钟信号进行1/4周期内的分步移相、扫描采样，并对每通道ADC_Chi采样数据进行积分处理，记录每一通道积分值及对应的移相相位，并记录扫描全程采样积分的最大值、最小值；若存在两通道待采样信号在同一采样时刻的相位差大于1/4待采样信号周期，则报错，并退出自动相位校正逻辑；当所有通道采样信号在同一采样时刻的相位差均位于1/4信号周期内，则根据每一通道时钟移相相位，以及在该移相相位对应的积分值对各路进行相应的时钟延时配置。
2.如权利要求1所述的方法，其特征在于，每通道的时钟信号均同源。
3.如权利要求1所述的方法，其特征在于，每通道采样信号的频率f0与采样时钟的频率fs相同。
4.如权利要求1所述的方法，其特征在于，每通道采样信号的频率f0为采样时钟频率fs的整数倍，即f0＝M*fs，M>0。
5.如权利要求1所述的方法，其特征在于，所述移相相位的增量间隔为10ps。
6.一种数字BPM采样数据多通道相位自动校正系统，其特征在于，包括功分器、前端模拟电子学AFE、数字前端电子学DFE；数字前端电子学DFE包括PLL锁相环、延时器件、采样端、FPGA和闪存；其中，
功分器，用于根据信号发生器产生的正弦波信号产生N路采样信号，并将每一路采样信号Chi分别一经传输线缆发送到所述模拟前端电子学板AFE；
前端模拟电子学AFE，用于对输入的采样信号分别进行处理并传送至所述数字前端电子学DFE的采样端ADC_Chi；i取值为1～N；
PLL锁相环，用于对信号发生器产生的方波信号进行锁相后生成N路时钟信号；将每一路时钟信号CLKi分别通过一所述延时器件进行移相后发送至对应采样端ADC_Chi，触发对应采样端ADC_Chi对输入信号进行采样操作，
延时器件，用于根据FPGA的控制对时钟信号进行1/4周期内的分步移相；
采样端，用于对输入信号进行采样操作并将采样数据发送给FPGA；
FPGA，用于控制每一延时器件对相应通道采样端的时钟信号进行1/4周期内的分步移相、扫描采样操作，并对每通道、每扫描采样点处采样端ADC_Chi的采样数据进行积分处理，记录每一通道积分值及对应的移相相位，并记录扫描全程采样积分的最大值、最小值；若存在两通道待采样信号在同一采样时刻的相位差大于1/4待采样信号周期，则报错，并退出自动相位校正逻辑；当所有通道采样信号在同一采样时刻的相位差均位于1/4信号周期内，则根据每一通道时钟移相相位，以及在该移相相位对应的积分值对各路进行相应的时钟延时配置；
闪存，用于保存相位校正逻辑完成后每通道时钟移相相位，即保存各通道时钟延时配置值。
7.如权利要求6所述的系统，其特征在于，所述延时器件为可编程延迟线。
8.如权利要求6所述的系统，其特征在于，每路采样信号的频率f0为采样时钟频率fs的整数倍，即f0＝M*fs，M>0。
9.如权利要求6所述的系统，其特征在于，所述移相相位的增量间隔为10ps。
10.如权利要求6所述的系统，其特征在于，每通道的时钟信号均同源，且与模拟正弦信号同步。
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