JP3539494B2

JP3539494B2 - クロック分配回路及び分配方法並びにクロック供給回路

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Inventors: 利一吉野
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Publication date: 2004-07-07
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Description

【０００１】
【発明の属する技術分野】
本発明は、回路間を接続する伝送路を介して双方向にデータの伝送を行うデータ伝送回路にクロックを分配するクロック分配回路及び分配方法並びにクロック供給回路に関し、特に、高速なデータを伝送するデータ伝送回路にクロックを分配するクロック分配回路及び分配方法並びにクロック供給回路に関する。
【０００２】
【従来の技術】
従来から、データ伝送回路が伝送するデータの伝送タイミングをとる手段として、係るデータ伝送回路に一定の間隔でクロックを分配するクロック分配回路が広く用いられている。そのような従来のクロック分配回路につき、図面を参照して以下に説明する。図５は、従来のデータ伝送回路に用いられるクロック分配回路を示す回路構成図である。
【０００３】
図５に示すように、従来のクロック分配回路は、伝送路長がＬであるデータ配線２０３を介して接続された回路Ａ２０１及び回路Ｂ２０２に接続された方向制御部２０４及びクロック供給回路２０５から構成される。
方向制御部２０４は、回路Ａ２０１及び回路Ｂ２０２に接続された制御配線と、回路Ａ２０１及び回路Ｂ２０２の伝送の方向を制御する制御機能とを備える。クロック供給回路２０５は、回路Ａ２０１及び回路Ｂ２０２に接続されたクロック配線Ｌ１、Ｌ２と、クロック配線Ｌ１、Ｌ２に同じタイミングでクロックを出力するクロック供給機能とを備える。
図５に示すように、従来のクロック分配回路は、伝送路長がＬであるデータ配線２０３を介して接続された回路Ａ２０１及び回路Ｂ２０２に接続され、回路Ａ２０１及び回路Ｂ２０２の伝送の方向を制御する方向制御部２０４と、回路Ａ２０１及び回路Ｂ２０２にそれぞれクロック配線Ｌ１、Ｌ２を介して接続され、クロック配線Ｌ１、Ｌ２に同じタイミングでクロックを出力するクロック供給回路２０５とから構成される。
【０００４】
次に、上述のクロック分配回路を用いたクロック分配方法の動作につき、図６を参照して以下に説明する。
なお、ここでは回路Ａ２０１から回路Ｂ２０２にデータを伝送する場合について説明する。他方、回路Ｂ２０２から回路Ａ２０１にデータを伝送する場合については、前記回路Ａ２０１から回路Ｂ２０２にデータを伝送する場合と同様な動作をするため説明を省略する。
図６は、回路Ａ２０１及び回路Ｂ２０２に入力されるクロック及び回路Ａ２０１から回路Ｂ２０２へ伝送されるデータを示すタイミング図である。図６の縦軸はそれぞれ、回路Ａ２０１に入力されるクロック、回路Ａ２０１から出力されるデータ、回路Ｂ２０２に入力されるデータ及び回路Ｂ２０２に入力されるクロックの波形を表し、横軸は時間（ｔ０、ｔ１、ｔ２、ｔ３・・・・）を表す。
【０００５】
まず、方向制御部２０４がデータ伝送方向を回路Ａ２０１から回路Ｂ２０２への方向に制御し、クロック供給回路２０５がクロックを出力する。（クロックの出力）
次に、前記クロックを入力した回路Ａ２０１は、係るクロックが立ち上がるタイミングを契機として、回路Ａ２０１の内部素子を介してデータを出力する。図６に示すように、係るデータの出力には、回路Ａ２０１の内部素子を介することによる素子遅延時間（以下ｔｐｄＡとする。）が含まれるため、回路Ａ２０１にてクロックが立ち上がるタイミングと比較するとｔｐｄＡ分タイミングが遅れている。（回路Ａ２０１によるデータの出力）
次に、回路Ａ２０１から出力されたデータは、データ配線２０３を介して回路Ｂ２０２によって入力される。図６に示すように、係るデータの入力には、データ配線２０３を介することによる配線遅延時間（以下ｔｐｄＬとする。）が含まれるため、回路Ａから出力されたデータのタイミングと比較するとｔｐｄＬ分タイミングが遅れている。（回路Ｂ２０２によるデータの入力）
さらに、前記クロックを入力した回路Ｂ２０２は、係るクロックが立ち上がるタイミングを契機として、回路Ｂ２０２がデータの取り込みを行う。図６に示すように、回路Ｂ２０２にてクロックが立ち上がるタイミングは、回路Ａ２０１にてクロックが立ち上がるタイミングを基準とするとクロック配線の配線遅延時間（以下ｔｓｋｅｗとする。）分タイミングが遅れている。（回路Ｂ２０２によるデータの取り込み）
【０００６】
【発明が解決しようとする課題】
上述のように、データは、回路の素子遅延時間、データ配線の配線遅延時間及びクロック配線遅延時間等の影響を受けながら送信側の回路Ａから受信側の回路Ｂに伝送される。なかでも、データ伝送にとってデータ配線の配線遅延時間による影響がもっとも大きいが、従来のクロック周波数は低い帯域であったため、前記データ配線遅延時間はクロックの周期と比較して十分短かく、受信側の回路Ｂのデータの取り込みに悪影響を及ぼす程のものではなかった。
しかし、近年のクロックの高速化による高速データ伝送の要求が高くなり、クロックの周期に対して伝送路の配線遅延時間を無視することができなくなってきている。すなわち、配線遅延時間による伝送データの遅れによって、受信側の回路Ｂのデータの取り込みが的確に行われない場合が想定される。
【０００７】
本発明は上述の問題に鑑みてなされたものであり、高速の双方向データ伝送において、伝送信号の周波数及び伝送路の配線長に制限されないデータ伝送回路に用いられるクロック分配回路及び分配方法並びにクロック供給回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
前記課題を解決する本出願第１の発明のクロック分配回路は、伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路にクロックを分配するクロック分配回路であって、出力したクロックを回帰させるフィードバックループを備え、外部から供給されたクロックと前記フィードバックループを回帰させたクロックとの位相を合わせ、係る位相を合わせたクロックを出力する第１のＰＬＬ回路及び第２のＰＬＬ回路と、前記２つのＰＬＬ回路に接続され、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路とを備えるクロック供給回路と、前記第１の伝送回路と前記第１のセレクター回路とを接続する第１のクロック配線と、前記第２の伝送回路と前記第２のセレクター回路とを接続する第２のクロック配線とを備え、前記第１のクロック線の長さと前記第２のクロック線の長さとがほぼ等しく、前記第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が、前記伝送路の長さにほぼ等しいことを特徴とする。
【０００９】
したがって、本出願第１の発明のクロック分配回路によれば、第１のクロック線の長さと第２のクロック線の長さとがほぼ等しく、且つ、第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が伝送路の長さにほぼ等しくなる様に配線長制御され、制御信号に基づいて入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路が設けられているので、送信側の伝送回路に分配されるクロックは、受信側の伝送回路に分配されるクロックと比較して、データが伝送路を伝播する時間進んだ位相とすることができる。すなわち、データ伝送路の配線長がいくら長くなっても受信側の伝送回路に分配されるクロックとデータの位相関係に伝送路の配線遅延の影響がなく、伝送周波数が伝送路の配線長に依存されないので、高速データに対しても的確にデータ伝送を行うことができる。
【００１０】
本出願第２の発明のクロック分配回路は、伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路にクロックを分配するクロック分配回路であって、外部から供給されたクロックの伝送路であって、２つに分岐された第1のクロック伝送路及び第2のクロック伝送路と、前記２つのクロック伝送路に接続され、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路と、前記第１の伝送回路と前記第１のセレクター回路とを接続する第１のクロック配線と、前記第２の伝送回路と前記第２のセレクター回路とを接続する第２のクロック配線と、第１の伝送回路及び第２の伝送回路に接続され、一方の伝送回路から出力されたデータが他方の伝送回路に入力されるまでの時間を計測する計測手段と、前記計測手段によって計測された時間に基づいて、クロックを遅延させる遅延ロックループ回路とを備え、前記遅延ロックループ回路が、前記第１のクロック伝送路及び第２のクロック伝送路のうち、どちらか一方に配置されたことを特徴とする。
【００１１】
したがって、本出願第２の発明のクロック分配回路によれば、計測手段によって計測された時間に基づいてクロックを遅延させる遅延ロックループ回路が、第１のクロック伝送路及び第２のクロック伝送路のうちどちらか一方に配置され、制御信号に基づいて入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路が設けられているので、送信側の伝送回路に分配されるクロックは、受信側の伝送回路に分配されるクロックと比較して、データが伝送路を伝播する時間進んだ位相とすることができる。すなわち、データ伝送路の配線長がいくら長くなっても受信側の伝送回路に分配されるクロックとデータの位相関係に伝送路の配線遅延の影響がなく、伝送周波数が伝送路の配線長に依存されないので、高速データに対しても的確にデータ伝送を行うことができる。
【００１２】
本出願第３の発明のクロック分配方法は、伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路にクロックを分配するクロック分配回路を用いたクロック分配方法であって、前記クロック分配回路が、出力したクロックを回帰させるフィードバックループを備えた第１のＰＬＬ回路及び第２のＰＬＬ回路と、前記２つのＰＬＬ回路に接続された第１のセレクター回路及び第２のセレクター回路とを備えるクロック供給回路と、前記第１の伝送回路と前記第１のセレクター回路とを接続する第１のクロック配線と、前記第２の伝送回路と前記第２のセレクター回路とを接続する第２のクロック配線とを備え、前記第１のクロック線の長さと前記第２のクロック線の長さとがほぼ等しく、前記第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が、前記伝送路の長さにほぼ等しく設定されてなり、外部から供給されたクロックと前記フィードバックループを回帰させたクロックとの位相を合わせ、係る位相を合わせたクロックを前記第１のＰＬＬ回路及び第２のＰＬＬ回路にて出力するステップと、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを前記第１のセレクター回路及び第２のセレクター回路にて出力するステップとからなることを特徴とする。
【００１３】
したがって、本出願第３の発明のクロック分配方法によれば、外部から供給されたクロックと配線長制御されたフィードバックループを回帰させたクロックとの位相を合わせ、係る位相を合わせたクロックを第１のＰＬＬ回路及び第２のＰＬＬ回路にて出力し、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを前記第１のセレクター回路及び第２のセレクター回路にて出力するので、送信側の伝送回路に分配されるクロックは、受信側の伝送回路に分配されるクロックと比較して、データが伝送路を伝播する時間進んだ位相とすることができる。すなわち、データ伝送路の配線長がいくら長くなっても受信側の伝送回路に分配されるクロックとデータの位相関係に伝送路の配線遅延の影響がなく、伝送周波数が伝送路の配線長に依存されないので、高速データに対しても的確にデータ伝送を行うことができる。
【００１４】
本出願第４の発明のクロック分配方法は、伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路にクロックを分配するクロック分配回路を用いたクロック分配方法であって、前記クロック分配回路が、外部から供給されたクロックの伝送路であって２つに分岐された第1のクロック伝送路及び第2のクロック伝送路と、前記２つのクロック伝送路に接続された第１のセレクター回路及び第２のセレクター回路と、前記第１の伝送回路と前記第１のセレクター回路とを接続する第１のクロック配線と、前記第２の伝送回路と前記第２のセレクター回路とを接続する第２のクロック配線と、第１の伝送回路及び第２の伝送回路に接続された計測手段と、前記第１のクロック伝送路及び第２のクロック伝送路のうち、どちらか一方に配置された遅延ロックループ回路とを備え、一方の伝送回路から出力されたデータが他方の伝送回路に入力されるまでの時間を前記計測手段にて計測するステップと、前記計測手段によって計測された時間に基づいて、クロックを前記遅延ロックループ回路にて遅延させるステップと、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを前記第１のセレクター回路及び第２のセレクター回路にて出力するステップとからなることを特徴とする。
【００１５】
したがって、本出願第４の発明のクロック分配方法によれば、一方の伝送回路から出力されたデータが他方の伝送回路に入力されるまでの時間を計測手段にて計測し、計測手段によって計測された時間に基づいて、クロックを遅延ロックループ回路にて遅延させ、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを第１のセレクター回路及び第２のセレクター回路にて出力するので、送信側の伝送回路に分配されるクロックは、受信側の伝送回路に分配されるクロックと比較して、データが伝送路を伝播する時間進んだ位相とすることができる。すなわち、データ伝送路の配線長がいくら長くなっても受信側の伝送回路に分配されるクロックとデータの位相関係に伝送路の配線遅延の影響がなく、伝送周波数が伝送路の配線長に依存されないので、高速データに対しても的確にデータ伝送を行うことができる。
【００１６】
本出願第５の発明のクロック供給回路は、伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路のそれぞれに接続されたクロック配線にクロックを供給するクロック供給回路であって、出力したクロックを回帰させるフィードバックループを備え、外部から供給されたクロックと前記フィードバックループを回帰させたクロックとの位相を合わせ、係る位相を合わせたクロックを出力する第１のＰＬＬ回路及び第２のＰＬＬ回路と、前記２つのＰＬＬ回路に接続され、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路とを備え、前記第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が、前記伝送路の長さにほぼ等しいことを特徴とする。
【００１７】
したがって、本出願第５の発明のクロック供給回路によれば、第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が伝送路の長さにほぼ等しくなる様に配線長制御され、制御信号に基づいて入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路が設けられているので、送信側の伝送回路に供給されるクロックは、受信側の伝送回路に供給されるクロックと比較して、データが伝送路を伝播する時間進んだ位相とすることができる。すなわち、データ伝送路の配線長がいくら長くなっても受信側の伝送回路に供給されるクロックとデータの位相関係に伝送路の配線遅延の影響がなく、伝送周波数が伝送路の配線長に依存されないので、高速データに対しても的確にデータ伝送を行うことができる。
【００１８】
本出願第６の発明のクロック供給回路は、伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路のそれぞれに接続されたクロック配線にクロックを供給するクロック供給回路であって、外部から供給されたクロックの伝送路であって、２つに分岐された第1のクロック伝送路及び第2のクロック伝送路と、前記２つのクロック伝送路に接続され、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路と、第１の伝送回路及び第２の伝送回路に接続され、一方の伝送回路から出力されたデータが他方の伝送回路に入力されるまでの時間を計測する計測手段と、前記計測手段によって計測された時間に基づいて、クロックを遅延させる遅延ロックループ回路とを備え、前記遅延ロックループ回路が、前記第１のクロック伝送路及び第２のクロック伝送路のうち、どちらか一方に配置されたことを特徴とする。
【００１９】
したがって、本出願第６の発明のクロック供給回路によれば、計測手段によって計測された時間に基づいてクロックを遅延させる遅延ロックループ回路が、第１のクロック伝送路及び第２のクロック伝送路のうちどちらか一方に配置され、制御信号に基づいて入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路が設けられているので、送信側の伝送回路に供給されるクロックは、受信側の伝送回路に供給されるクロックと比較して、データが伝送路を伝播する時間進んだ位相とすることができる。すなわち、データ伝送路の配線長がいくら長くなっても受信側の伝送回路に供給されるクロックとデータの位相関係に伝送路の配線遅延の影響がなく、伝送周波数が伝送路の配線長に依存されないので、高速データに対しても的確にデータ伝送を行うことができる。
【００２０】
【発明の実施の形態】
以下に本発明の一実施の形態のクロック分配回路につき図面を参照して説明する。以下は本発明の一実施形態であって本発明を限定するものではない。
【００２１】
（実施の形態１）
まず、本発明の実施の形態１のクロック分配回路の構成について、図１を参照して説明する。図１は、本発明の実施の形態１のデータ伝送回路に用いられるクロック分配回路を示す回路構成図である。
【００２２】
本実施の形態１のクロック分配回路は、以下の環境で実現する。
図１に示すように、本発明のクロック分配回路は、伝送路長がＬであるデータ配線１０３を介して接続された回路Ａ１０１及び回路Ｂ１０２に接続された方向制御部１０４及びクロック供給回路１０５から構成される。
方向制御部１０４は、回路Ａ１０１、回路Ｂ１０２及びクロック供給回路１０５に接続された制御配線と、回路Ａ１０１及び回路Ｂ１０２の伝送の方向を制御する制御機能とを備える。
クロック供給回路１０５は、クロックＣＬＫが供給され、２つのＰＬＬ回路（ＰＬＬ１、ＰＬＬ２）と、回路Ａ１０１及び回路Ｂ１０２にそれぞれ配線長制御されて接続されたクロック配線Ｌ１、Ｌ２と、同じく配線長制御されたＰＬＬ回路のフィードバックループＬａ、Ｌｂと、方向制御部１０４からの指示に基づいて出力クロックの切替えを行うセレクター回路（ＳＥＬ１、ＳＥＬ２）とを備える。また、配線長制御された配線の配線長は、クロック配線Ｌ１＝クロック配線Ｌ２、ＰＬＬ１のフィードバックループＬａ−ＰＬＬ２のフィードバックループＬｂ＝データ配線長Ｌ（ＰＬＬ１のフィードバックループＬａ＝データ配線長Ｌ＋ＰＬＬ２のフィードバックループＬｂ）を満足するように設定する。
【００２３】
また、ＰＬＬ１及びＰＬＬ２には共通のクロックが供給され、ＰＬＬ１にはフィードバックループＬａを介してＰＬＬ１へ戻され、ＰＬＬ２にはフィードバックループＬｂによりＰＬＬ２へ戻される。ＰＬＬ１及びＰＬＬ２はそれぞれ共通に供給されたクロックＣＬＫとフィードバックループにより戻されたクロックとの位相を合わせるように動作を行う。一方、ＰＬＬ１及びＰＬＬ２の出力はそれぞれＳＥＬ１及びＳＥＬ２に入力され、ＳＥＬ１及びＳＥＬ２は方向制御部１０４からの指示が回路Ａ１０１から回路Ｂ１０２への伝送指示であった場合には、ＰＬＬ１からの出力をクロック配線Ｌ１へ出力し、ＰＬＬ２からの出力をクロック配線Ｌ２へ出力する。また、方向制御部１０４からの指示が回路Ｂ１０２から回路Ａ１０１への伝送支持であった場合には、ＰＬＬ１からの出力をクロック配線Ｌ２へ出力し、ＰＬＬ２からの出力をクロック配線Ｌ２へ出力する。
なお、ＰＬＬ、セレクター回路は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成は省略する。
【００２４】
次に、上述のデータ伝送回路に用いられるクロック分配回路の動作につき、図面を参照して以下に説明する。
まず、回路Ａ１０１から回路Ｂ１０２にデータを伝送する場合について図１及び図２を参照して説明する。図２は、回路Ａ１０１及び回路Ｂ１０２に入力されるクロック及び回路Ａ１０１から回路Ｂ１０２へ伝送されるデータを示すタイミング図である。図２の縦軸はそれぞれ、回路Ａ１０１に入力されるクロック、回路Ａ１０１から出力されるデータ、回路Ｂ１０２に入力されるデータ及び回路Ｂ１０２に入力されるクロックの波形を表し、横軸は時間（ｔ０、ｔ１、ｔ２、ｔ３・・・・）を表す。
【００２５】
図１に示すように、フィードバックループ配線Ｌａ、Ｌｂの配線長を、Ｌａ−Ｌｂ＝Ｌ（Ｌａ＝Ｌ＋Ｌｂ）と設定することにより、ＰＬＬ１の出力クロックはＰＬＬ２の出力クロックよりも常に伝送路Lを信号が進む時間（以下ｔｐｄLとする。）分位相が進んだクロックとなる。
一方、方向制御部１０４がデータ伝送方向を回路Ａ１０１から回路Ｂ１０２への方向に制御すると共に、ＳＥＬ１の出力がＰＬＬ１の出力、ＳＥＬ２の出力がＰＬＬ２の出力となるようにＳＥＬ１及びＳＥＬ２を制御する。したがって、クロック配線Ｌ１、Ｌ２の配線長がＬ１＝Ｌ２であることから回路A１０１、及び回路B１０２へ入力されるクロックは回路Aに入力されるクロックが回路Bへ入力されるクロックに対して伝送路Ｌを信号が進む時間（以下ｔｐｄLという。）分位相が進んだクロックとなる。
【００２６】
伝送されるデータは回路A１０１に入力されたクロックから回路Aの素子遅延時間（以下ｔｐｄＡという。）後、回路A１０１のデータ出力部から出力され、更にｔｐｄL時間後に回路B１０２の入力部に到達する。回路B１０２へ到達したデータは、回路A１０１がデータ出力したクロックよりｔｐｄＡ+ｔｐｄＬ時間位相が遅れているが回路Ｂ１０２の入力クロックも回路Ａ１０１がデータ出力したクロックよりｔｐｄＬ分位相が遅れているため、回路Ｂ１０２でのクロックとデータの位相関係は回路Ａ１０１出力時と同様にクロックの立ち上がりよりｔｐｄＡ時間データの位相が遅れたタイミングとなる。データ取り込み自体は次のクロックで回路Ｂ１０２へ取り込まれるためホールド時間、セットアップ時間は共に満足した伝送となる。
【００２７】
次に、回路Ｂ１０２から回路Ａ１０１にデータを伝送する場合について図１及び図３を参照して説明する。図３は、回路Ａ１０１及び回路Ｂ１０２に入力されるクロック及び回路Ｂ１０２から回路Ａ１０１へ伝送されるデータを示すタイミング図である。図３の縦軸はそれぞれ、回路Ｂ１０２に入力されるクロック、回路Ｂ１０２から出力されるデータ、回路Ａ１０１に入力されるデータ及び回路Ａ１０１に入力されるクロックの波形を表し、横軸は時間（ｔ０、ｔ１、ｔ２、ｔ３・・・・）を表す。
【００２８】
まず、方向制御部１０４がデータ伝送方向を回路Ｂ１０２から回路Ａ１０１への方向に制御すると共に、ＳＥＬ１の出力がＰＬＬ２の出力、ＳＥＬ２の出力がＰＬＬ１の出力となるようにＳＥＬ１及びＳＥＬ２を制御する。したがって、クロック配線Ｌ１、Ｌ２の配線長がＬ１＝Ｌ２であることから回路A１０１、及び回路B１０２へ入力されるクロックは回路Ｂに入力されるクロックが回路Ａへ入力されるクロックに対してｔｐｄL分位相が進んだクロックとなる。
【００２９】
伝送されるデータは回路Ｂ１０２に入力されたクロックから回路Ｂ１０２の素子遅延時間（以下ｔｐｄＢとする。）後、回路Ｂ１０２のデータ出力部から出力され、更にｔｐｄL時間後に回路Ａ１０１の入力部に到達する。回路Ａ１０１へ到達したデータは、回路Ｂ１０２がデータ出力したクロックよりｔｐｄＢ+ｔｐｄＬ時間位相が遅れているが回路Ａ１０１の入力クロックも回路Ｂ１０２がデータ出力したクロックよりｔｐｄＬ分位相が遅れているため、回路Ａ１０１でのクロックとデータの位相関係は回路Ｂ１０２出力時と同様にクロックの立ち上がりのｔｐｄＢ時間後からデータが存在することになる。データ取り込み自体は次のクロックで回路Ａ１０１へ取り込まれるためホールド時間、セットアップ時間は共に満足した伝送となる。
【００３０】
従って回路Ａ１０１から回路Ｂ１０２への伝送、及び回路Ｂ１０２から回路Ａ１０１への伝送それぞれの方向の伝送に対して送信出力のクロック、データの位相関係をそのまま受信回路のクロック、データの位相関係として伝送することができるため、周波数、及び伝送路の配線長に依存しない高速データ伝送を実現することが可能となる。
【００３１】
（実施の形態２）
次に、本発明の実施の形態２のクロック分配回路の構成について、図４を参照して説明する。図４は、本発明の実施の形態２のデータ伝送回路に用いられるクロック分配回路を示す回路構成図である。
本発明の実施の形態２のクロック分配回路の構成につき、実施の形態１と異なる構成について以下に説明する。
【００３２】
実施の形態１のクロック分配回路では、回路Ａ１０１及び回路Ｂ１０２の２つの出力クロック間に伝送路の配線長相当の位相差を与える回路構成として、クロック供給回路１０５が、２つのＰＬＬ回路と、配線長制御されたＰＬＬ回路のフィードバックループＬａ、Ｌｂを備えていた。これに対し、実施の形態２のクロック分配回路では、クロック供給回路１１５が、回路Ａ１０１及び回路Ｂ１０２の入出力部に接続され、回路Ａ１０１から出力されたデータが回路Ｂ１０２に入力されるまでの時間及び回路Ｂ１０２から出力されたデータが回路Ａ１０１に入力されるまでの時間を計測する計測手段１１７と、計測手段１１７によって計測された時間に基づいて、クロックをその時間分遅延させる遅延ロックループ回路１１８とを備える。
従って、このクロック供給回路１１５を用いたデータ伝送回路の動作タイミング図も図２及び図３のようになる。即ち、伝送クロックの周波数、伝送線路の配線長に依存されない高速双方向データ伝送を行うことができる。
【００３３】
【発明の効果】
したがって、本発明のクロック分配回路によれば、第１のクロック線の長さと第２のクロック線の長さとがほぼ等しく、且つ、第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が伝送路の長さにほぼ等しくなる様に配線長制御され、制御信号に基づいて入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路が設けられているので、送信側の伝送回路に分配されるクロックは、受信側の伝送回路に分配されるクロックと比較して、データが伝送路を伝播する時間進んだ位相とすることができる。すなわち、データ伝送路の配線長がいくら長くなっても受信側の伝送回路に分配されるクロックとデータの位相関係に伝送路の配線遅延の影響がなく、伝送周波数が伝送路の配線長に依存されないので、高速データに対しても的確にデータ伝送を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１のデータ伝送回路に用いられるクロック分配回路を示す回路構成図である。
【図２】本発明の実施の形態１のクロック分配回路をデータ伝送回路に用いた場合における回路Ａ及び回路Ｂに入力されるクロック及び回路Ａから回路Ｂへ伝送されるデータを示すタイミング図である。
【図３】本発明の実施の形態１のクロック分配回路をデータ伝送回路に用いた場合における回路Ａ及び回路Ｂに入力されるクロック及び回路Ｂから回路Ａへ伝送されるデータを示すタイミング図である。
【図４】本発明の実施の形態２のデータ伝送回路に用いられるクロック分配回路を示す回路構成図である。
【図５】従来のデータ伝送回路に用いられるクロック分配回路を示す回路構成図である。
【図６】従来のクロック分配回路をデータ伝送回路に用いた場合における回路Ａ及び回路Ｂに入力されるクロック及び回路Ａから回路Ｂへ伝送されるデータを示すタイミング図である。
【符号の説明】
１０１・・・回路Ａ
１０２・・・回路Ｂ
１０３・・・データ配線
１０４・・・方向制御部
１０５、１１５・・・クロック供給回路
１１７・・・計測手段
１１８・・・遅延ロックループ回路
ＰＬＬ１、ＰＬＬ２・・・ＰＬＬ回路
ＳＥＬ１、ＳＥＬ２・・・セレクター回路
Ｌａ・・・ＰＬＬ１のフィードバックループ
Ｌｂ・・・ＰＬＬ２のフィードバックループ
Ｌ・・・データ配線の長さ
ＣＬＫ・・・供給されるクロック
ｔｐｄＡ・・・回路Ａの素子遅延時間
ｔｐｄＢ・・・回路Ｂの素子遅延時間
ｔｐｄＬ・・・データ配線遅延時間

Claims

伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路にクロックを分配するクロック分配回路であって、
出力したクロックを回帰させるフィードバックループを備え、外部から供給されたクロックと前記フィードバックループを回帰させたクロックとの位相を合わせ、係る位相を合わせたクロックを出力する第１のＰＬＬ回路及び第２のＰＬＬ回路と、前記２つのＰＬＬ回路に接続され、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路とを備えるクロック供給回路と、
前記第１の伝送回路と前記第１のセレクター回路とを接続する第１のクロック配線と、
前記第２の伝送回路と前記第２のセレクター回路とを接続する第２のクロック配線とを備え、
前記第１のクロック線の長さと前記第２のクロック線の長さとがほぼ等しく、
前記第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が、前記伝送路の長さにほぼ等しいことを特徴とするクロック分配回路。
伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路にクロックを分配するクロック分配回路であって、
外部から供給されたクロックの伝送路であって、２つに分岐された第1のクロック伝送路及び第2のクロック伝送路と、
前記２つのクロック伝送路に接続され、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路と、
前記第１の伝送回路と前記第１のセレクター回路とを接続する第１のクロック配線と、
前記第２の伝送回路と前記第２のセレクター回路とを接続する第２のクロック配線と、
第１の伝送回路及び第２の伝送回路に接続され、一方の伝送回路から出力されたデータが他方の伝送回路に入力されるまでの時間を計測する計測手段と、
前記計測手段によって計測された時間に基づいて、クロックを遅延させる遅延ロックループ回路とを備え、
前記遅延ロックループ回路が、
前記第１のクロック伝送路及び第２のクロック伝送路のうち、どちらか一方に配置されたことを特徴とするクロック分配回路。
伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路にクロックを分配するクロック分配回路を用いたクロック分配方法であって、
前記クロック分配回路が、出力したクロックを回帰させるフィードバックループを備えた第１のＰＬＬ回路及び第２のＰＬＬ回路と、前記２つのＰＬＬ回路に接続された第１のセレクター回路及び第２のセレクター回路とを備えるクロック供給回路と、前記第１の伝送回路と前記第１のセレクター回路とを接続する第１のクロック配線と、前記第２の伝送回路と前記第２のセレクター回路とを接続する第２のクロック配線とを備え、前記第１のクロック線の長さと前記第２のクロック線の長さとがほぼ等しく、前記第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が、前記伝送路の長さにほぼ等しく設定されてなり、
外部から供給されたクロックと前記フィードバックループを回帰させたクロックとの位相を合わせ、係る位相を合わせたクロックを前記第１のＰＬＬ回路及び第２のＰＬＬ回路にて出力するステップと、
データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを前記第１のセレクター回路及び第２のセレクター回路にて出力するステップとからなることを特徴とするクロック分配方法。
伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路にクロックを分配するクロック分配回路を用いたクロック分配方法であって、
前記クロック分配回路が、外部から供給されたクロックの伝送路であって２つに分岐された第1のクロック伝送路及び第2のクロック伝送路と、前記２つのクロック伝送路に接続された第１のセレクター回路及び第２のセレクター回路と、前記第１の伝送回路と前記第１のセレクター回路とを接続する第１のクロック配線と、前記第２の伝送回路と前記第２のセレクター回路とを接続する第２のクロック配線と、第１の伝送回路及び第２の伝送回路に接続された計測手段と、前記第１のクロック伝送路及び第２のクロック伝送路のうち、どちらか一方に配置された遅延ロックループ回路とを備え、
一方の伝送回路から出力されたデータが他方の伝送回路に入力されるまでの時間を前記計測手段にて計測するステップと、
前記計測手段によって計測された時間に基づいて、クロックを前記遅延ロックループ回路にて遅延させるステップと、
データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを前記第１のセレクター回路及び第２のセレクター回路にて出力するステップとからなることを特徴とするクロック分配方法。
伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路のそれぞれに接続されたクロック配線にクロックを供給するクロック供給回路であって、
出力したクロックを回帰させるフィードバックループを備え、外部から供給されたクロックと前記フィードバックループを回帰させたクロックとの位相を合わせ、係る位相を合わせたクロックを出力する第１のＰＬＬ回路及び第２のＰＬＬ回路と、前記２つのＰＬＬ回路に接続され、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路とを備え、
前記第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が、前記伝送路の長さにほぼ等しいことを特徴とするクロック供給回路。
伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路のそれぞれに接続されたクロック配線にクロックを供給するクロック供給回路であって、
外部から供給されたクロックの伝送路であって、２つに分岐された第1のクロック伝送路及び第2のクロック伝送路と、
前記２つのクロック伝送路に接続され、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路と、
第１の伝送回路及び第２の伝送回路に接続され、一方の伝送回路から出力されたデータが他方の伝送回路に入力されるまでの時間を計測する計測手段と、
前記計測手段によって計測された時間に基づいて、クロックを遅延させる遅延ロックループ回路とを備え、
前記遅延ロックループ回路が、
前記第１のクロック伝送路及び第２のクロック伝送路のうち、どちらか一方に配置されたことを特徴とするクロック供給回路。