KR20070005016A - 클럭 동기화 회로에서의 클럭 포착 - Google Patents

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KR20070005016A
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데브라 엠 벨
타일러 제이 곰
성훈 이
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마이크론 테크놀로지 인코포레이티드
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Abstract

클럭 포착 동기화 회로는 우선 기준 클럭 신호로부터 동기화된 클럭 신호를 발생한다. 그 다음, 동기화된 클럭 신호를 포착하고, 기준 클럭 신호가 제거된 후에 동기화된 클럭 신호를 계속 출력한다. 또한, 클럭 포착 회로는 동기화된 클럭 신호 내의 입력 참조형 지터를 감소시켜 준다.
클럭 포착, 동기화, 기준 클럭, 지터, 지연

Description

클럭 동기화 회로에서의 클럭 포착{CLOCK CAPTURE IN CLOCK SYNCHRONIZATION CIRCUITRY}
본 발명은 클럭 동기화 회로에서 동기화된 클럭 신호의 "포착(capture)"에 관한 것으로, 더 구체적으로는, 기준 클럭 입력 신호없이 동기화된 클럭 출력 신호를 임시적으로 제공하는 클럭 동기화 회로(clock synchronization circuitry)에 관한 것이다. 본 발명은 또한 기준 클럭 입력 신호가 지터(jitter)를 전혀 유발하지 않거나 거의 유발하지 않고 동기화된 클럭 출력 신호를 제공하는 클럭 동기화 회로에 관한 것이다.
클럭 동기화 회로는, 기준 클럭 신호에 기초하여 동기화된 클럭 신호를 발생하는데 사용된다. 동기화된 클럭 신호는 이상적으로는 기준 클럭 신호와 동상(in phase)이다. 클럭 동기화 회로의 한 유형은 지연 고정 루프(Delayed Locked Loop; DLL)이다. DLL은, 입력 기준 클럭 신호에 위상 지연을 추가하되, DLL로부터 출력되기 전에 추가하기 위해 가변 지연 회로를 이용한다. DLL은, DLL의 출력과 기준 클럭간의 위상차를 측정하고 이 위상차를 최소화하도록 가변 지연을 조절하기 위해 위상 검출기(phase detector)를 이용한다.
또 다른 유형의 클럭 동기화 회로는 SMD(Synchronous Mirror Delay)이다. SMD는 입력 기준 클럭 신호에 동기화된 지연된 클럭 신호를 출력하기 위해, 정합된쌍의 지연 어레이들, 즉, 포워드 지연 어레이(forward delay array)와 백워드 지연 어레이(backward delay array)를 이용한다. 기준 클럭 신호는 포워드 지연 어레이에 입력된다. 설정된 갯수의 클럭 싸이클 후에, 클럭 신호를 포워드 지연 어레이로부터 동일한 지연단의 백워드 지연 어레이로 전송하기 위해 미러 제어 회로(mirror control circuit)가 트리거된다. 클럭 신호는, SMD에 의해 출력되기 이전에 포워드 지연 어레이에서와 동일한 시간을 백워드 지연 어레이에서 소비한다. 양쪽 모두의 지연 어레이를 통한 총 지연은 출력 클럭 신호를 기준 클럭 신호에 동기화시킨다.
역시 또 다른 유형의 클럭 동기화 회로는 MCD(Measure-Controlled Delay)이다. MCD에서, 입력 기준 클럭 신호는, 2개의 지연 어레이, 즉, 측정 지연 어레이(measure delay array)와 포워드 지연 어레이에 제공된다. 설정된 갯수의 클럭 싸이클 이후에, (1) 측정 지연 어레이를 통해 전파하는 클럭 신호의 진행을 측정하고, (2) 측정 지연 어레이에서 측정된 것과 동일한 지연 포인트에서 포워드 지연 어레이로부터 클럭 신호를 출력하기 위해, 측정 회로가 트리거된다.
고속의 메모리 디바이스에서, 이러한 유형들의 클럭 동기화 회로는 메모리 액세스의 정확한 타이밍을 제어하기 위해 사용된다. 이들 회로들 각각은, 동기화된 클럭 신호를 발생하기 위해 입력 기준 신호를 요구한다. 파워-다운 상태 동안에, 가급적 많은 회로를 턴오프시켜 둠으로써 전력 소모가 감소된다. 그러나, 기준 신호와, 그 연관된 클럭 분배 회로와, 클럭 동기화 회로는 통상 파워-다운 상태 동안에 턴오프되지 않는다. 이것은, 기존의 파워-다운 상태 이후에 유효한 클럭 신호를 출력하기 위해서는 많은 클럭 싸이클이 요구되고, 고속의 메모리 디바이스는 파워-다운 상태를 벗어날 때 즉각 동기화된 클럭 신호의 존재를 요구하기 때문이다.
이러한 상황을 고려하여 볼 때, 입력 기준 클럭 신호가 제거된 이후에도 동기화된 클럭 신호를 계속 출력하는 클럭 동기화 회로를 제공할 수 있는 것이 바람직할 것이다. 따라서, 예를 들어, 파워-다운 상태 동안에, 기준 클럭 신호 분배 회로는 파워-다운된다.
동기화 회로의 출력은 입력 신호의 지터에 민감할 수 있다. 지터는 주기 신호의 타이밍에서의 단기간의 무작위 변동(random variation)이다. 클럭화된 시스템에서, 클럭 신호의 타이밍에서의 이들 무작위적인 변동은 타이밍 오류를 유발할 수 있다.
전술된 사항에 비추어, 동기화된 클럭 신호에서 입력 참조형 지터를 감소시키는 클럭 동기화 회로를 제공할 수 있는 것이 바람직할 것이다.
본 발명의 목적은 기준 클럭 신호가 제거된 후에도 동기화된 클럭 신호를 계속 출력하는 클럭 동기화 회로를 제공하는 것이다.
또한, 본 발명의 목적은, 동기화된 클럭 출력 신호에서 입력-참조형 지터를 감소시키거나 제거하는 클럭 동기화 회로를 제공하는 것이다.
본 발명에 따르면, 클럭 동기화 회로에는 클럭 포착 피드백 루프가 제공된다. 클럭 동기화 회로가 입력 기준 클럭 신호에 고정(lock)된 후에, 이 클럭 동기화 회로는 그 입력을, 입력 기준 클럭 신호로부터, 피드백된 동기화된 클럭 출력 신호(fed back synchronized clock output signal)로 스위칭할 수 있다. 그리하여, 클럭 동기화 회로는, 기준 클럭 신호와는 독립적으로, 포착된 동기화된 클럭 출력 신호에 따라 계속 진동할 수 있다. 이것은, 입력 기준 클럭 신호 분배 회로가 (예를 들어, 파워-다운으로 인해) 셧다운되는 동안 동기화된 클럭 출력을 계속 제공하는 것을 허용한다.
본 발명은 또한, 진동하는 동기화된 클럭 신호를 보정하거나 재발생하기 위해, 그리고, 회로에서 발생할 수 있는 임의의 신호 열화를 저감시키기 위해, 듀티 싸이클 보정 회로(Duty Cycle Correction Circuit; DCC)를 갖는 클럭 포착 동기화 회로를 제공한다. 유익하게도, 이것은 클럭 동기화 회로가 입력 기준 클럭 신호 없이 더 오래동안 동작할 수 있도록 허용한다.
본 발명은 입력-참조형 지터를 저감시키는 클럭 동기화 회로를 제공한다. 기준 클럭 신호 대신에, 동기화된 클럭 신호가 피드백되어 클럭 동기화 회로에서 처리될 때, 기준 클럭 신호 내에 존재하는 지터는, 클럭 동기화 회로를 통해 동기화된 클럭 출력으로 더 이상 전파하지 않는다.
본 발명의 상기 및 다른 목적 및 잇점들은, 유사한 부분에는 유사한 참조번호가 할당되어 있는 첨부된 도면과 연계한 이하의 상세한 설명으로부터 명백해 질것이다.
도 1 은 전형적인 지연-고정 루프(DLL)의 블럭도이다.
도 2는 본 발명에 따른 클럭 포착 DLL의 블럭도이다.
도 3은 본 발명에 따른 클럭 포착 DLL에서 비고정 클럭(unlocked clock)의 입력 및 출력 신호의 타이밍도이다.
도 4는 본 발명에 따른 클럭 포착 DLL에서 고정된 클럭(locked clock)의 입력 및 출력 신호의 블럭도이다.
도 5는 본 발명에 따른 펄스 발생기를 포함하는 클럭 포착 DLL의 블럭도이다.
도 6은 전형적인 SMD(Synchronous Mirror Delay)의 블럭도이다.
도 7은 본 발명에 따른 클럭 포착 SMD의 블럭도이다.
도 8은 전형적인 MCD(Measure-Controlled Delay)의 블럭도이다.
도 9는 본 발명에 따른 클럭 포착 MCD의 블럭도이다.
도 10은 본 발명을 병합하는 시스템의 블럭도이다.
본 발명은 임시적인 자기-유지형 동기화된 클럭 신호를 출력할 수 있는 클럭 동기화 회로에서의 클럭 포착을 제공한다.
도 1은 전형적인 지연-고정 루프(DLL) 동기화 회로(100)를 도시한다. 기준 클럭 신호 RCLK는 DLL(100)에 입력되고, 출력 신호 DLLCLK는 클럭 신호 RCLK의 지연되고 동기화된 버전이다. RCLK와 DLLCLK간의 위상차는 이상적으로는 0이다.
DLL(100)은 전형적으로 입력 버퍼(102), 가변 지연부(104), 출력 버퍼(106), 지연 모델부(108), 위상 검출기(110), 및 지연 제어부(112)를 포함한다. 포워드 신호 경로(101)를 따라, 기준 클럭 신호 RCLK는 입력 버퍼(102)를 통해 가변 지연부(104)에 들어간다. 입력 버퍼(102)는 입력 클럭 신호 RCLK를 지연 D1만큼 지연시킨다. 가변 지연부(104)는 조절가능한 지연량을 추가하고 출력 버퍼(106)를 통해 클럭 신호를 DLL 출력 신호 DLLCLK로서 출력한다. 출력 버퍼(106)는 클럭 신호를 지연 D2만큼 지연시킨다. 지연 D2는 DLL(100)의 출력에서, 예를 들어, 클럭 분배 트리 지연 또는 출력 드라이버 지연과 같은, 기타의 지연을 포함할 수도 있다.
가변 지연부(104)는 이상적으로는, DLLCLK가 RCLK와 동상이 되도록 하는 값에 설정된다. DLLCLK가 RCLK와 동상이 되도록 하기 위해, 포워드 신호 경로(101)의 총 지연은 클럭 주기 Tck의 배수가 되어야 한다(즉, 지연은 N*tck로 설정된다. 여기서, N은 1과 같거나 큰 정수). 따라서, 가변 지연부(104)의 지연은 이상적으로는 N*tck - (D1 + D2)(즉, 희망하는 총 지연 - 입력 및 출력 버퍼들(102, 106)의 근사 지연)로 설정된다.
피드백 신호 경로(103)를 따라, 가변 지연부(104)의 출력은 지연 모델부(108)를 통해 위상 검출기(110)로 피드백된다. 지연 모델부(108)는 (D1 + D2)의 근사 지연(즉, 입력 버퍼(102) 및 출력 버퍼(106)의 근사 지연의 합계)을 "모델링"한다. 가변 지연부(104) 및 지연 모델부(108)의 지연의 합계는 이상적으로는 포워드 신호 경로(101)의 지연(즉, N*tck)과 동일하다.
위상 검출기(110)는, 기준 입력 클럭 신호 RCLK와 동기화된 출력 클럭 신호 DLLCLK간의 위상차를 측정한다. 위상 검출기(110)는 가변 지연부(104)의 지연을 조절하는 지연 제어부(112)를 제어한다. 가변 지연부(104)는, 위상 검출기(110)에 의해 측정된 RCLK와 DLLCLK간의 위상차를 최소화하거나 제거하도록 조절된다. 가변 지연부(104)가 그 최적의 상태로 조절된 후, 이러한 DLL은 고정되었다(locked)라고 일컬어진다.
도 2는 본 발명에 따른 클럭 포착 DLL(200)을 도시한다. DLL(100)에서와 같이, 클럭 포착 DLL(200)은, 입력 버퍼(202), 가변 지연부(204), 출력 버퍼(206), 지연 모델부(208), 위상 검출기(210), 및 지연 제어부(212)를 포함한다. 이들 모두는 DLL(100)의 대응하는 부분과 동일하게 또는 유사하게 동작한다. 또한 DLL(200)은 양호하게는 멀티플렉서(214)를 포함한다. 멀티플렉서(214)에 의해 도입된 지연은 지연 모델부(208)가 담당한다.
가변 지연부(204)가 조절되고 DLL(200)이 고정된 후에, 입력 기준 클럭 RCLK 대신에 경로(203)으로부터의 피드백 신호를 통과시키기 위해, 제어 입력 SEL을 이용하여 멀티플렉서(214)를 스위칭시킬 수 있다. 따라서, 피드백 신호 경로(203)는 포워드 신호 경로(201)에 결합되어, 신호 루프를 형성할 수 있다. 이 "클럭 포착된 구성"에서, DLL(200)은 이상적으로는 동일한 위상 및 주기로 진동을 계속할 것이다. DLL(200)의 특정한 동작 모드에 따라, 위상 검출기(210)는 클럭이 포착되면 디스에이블되거나, 또는 필요하다면, 계속해서 위상차를 측정하고 가변 지연부(204)를 조절할 수도 있다. 위상 검출기(210)는 클럭이 포착된 후에 발생할 수도 있는 위상 에러를 보상하기 위해 클럭 포착 구성으로 스위칭하기 직전에 조절될 수도 있다.
DLL(200)의 동작이 도 3 및 4에 도시되어 있다. 이들 도면은 각각 클럭이 포착되기 이전 및 이후의 신호 타이밍을 보여주고 있다. 간략하게 하기 위해, 입력 버퍼(202)의 지연(D1), 출력 버퍼(106)의 지연(D2), 및 지연 모델부의 지연(108)(D1 + D2)은 0인 것으로 가정된다. SCLK은 멀티플렉서(214)를 통과한 클럭 신호이다.
도 3을 참조하면, RCLK를 멀티플렉서(214)를 통해 가변 지연부(204)에 보내기 위해 SEL이 세트된다. 302에서, 멀티플렉서(214)의 출력과 SCLK와 FBCLK간의 위상차는 DLL이 아직 고정(lock)되지 않았음을 보여준다.
도 4를 참조하면, RCLK를 멀티플렉서(214)를 통해 가변 지연부(204)에 보내기 위해, 402에서 SEL이 세트된다. 404에서, SCLK와 FBCLK는 동상(즉, 위상차 없음)인 것으로 도시되어 있다. 따라서, 멀티플렉서(214)를 통해 가변 지연부(204)에 피드백 신호를 전달하기 위해 SEL이 스위칭될 수 있다. 이제 클럭이 포착되고 DLL(200)은 계속 진동하며 그 고정된 상태(locked state)를 유지할 것이다.
클럭 동기화 회로에서 클럭이 포착된 후에, 회로의 진동에 영향을 주지 않고 기준 클럭 신호가 제거(및/또는 그 연관된 회로가 디스에이블)될 수 있다. 이것은, 예를 들어 더블 데이터 레이트(DDR) 동기 다이내믹 랜덤 액세스 메모리(SDRAM)에서 바람직한다. 통상, 액티브 파워-다운 동안에, 기준 클럭 및 클럭 동기화 회로는 턴오프되지 않는데, 이는 이들이 파워-다운 상태를 벗어난 이후에 한개 클럭 싸이클의 판독 동작을 허용하기 위해 필요한 클러킹을 제공하기 때문이다. 만일 클럭 동기화 회로가 턴오프되면, 다시 턴온되어 적절한 동기화된 클럭 신호를 제공하기까지는 많은 클럭 싸이클이 요구될 것이다. 그러나, 본 발명에 따르면, 클럭 동기화 회로는 파워-다운 상태에 들어가기 이전에 클럭 신호를 포착할 수 있다. 그러면, 기준 클럭 분배 회로는 셧다운되어, 기준 클럭을 제거할 수 있다. 동기화 회로는 일시적으로 적절한 기간 및 위상으로 진동을 계속한다. 따라서, 클럭 동기화 회로는 온상태를 유지하고 시스템이 파워다운 상태를 탈출하는 것에 준비되어 있다. 그러나, 기준 클럭 분배 회로를 셧다운함으로써 전력이 절약된다. 본 발명의 이 실시예는 액티브 파워-다운 동안에 전력 소모를 절약하면서, 한편으로는 액티브 파워-다운 상태를 탈출할 때 메모리가 판독될 수 있도록 허용하는데 필요한 클럭 신호 에지(clock signal edge)를 생성한다.
시스템이 파워 다운 상태를 탈출할 준비가 되면, 멀티플렉서(214)를 통해 가변 지연부(204)에 기준 클럭 신호를 전달하기 위해 SEL이 스위칭될 수 있다. 포착된 클럭 신호 대신에 다시 한번 기준 클럭이 DLL(200)을 통해 진동한다. 클럭 포착 상태로부터의 천이 및 그 역 천이 전체를 통해, 출력 클럭 신호에는 교란이 대개 거의 없다. 그러나, 입력 기준 클럭 신호가 포착되고 DLL(200)이 보다 긴 기간동안 동기화된 클럭 신호와 더불어 진동한 후에, 시스템은 동기가 어긋나 버릴수 있다. 이러한 상황이 발생하면, 진동하는 클럭 신호와 기준 클럭 신호간에는 위상차 존재할 것이다. 이 상황에서, 기준 클럭 입력으로의 스위칭은 출력 클럭 신호에 교란이나 중단을 유발할 수 있다. 따라서, 본 발명의 또 다른 실시예에 따르면, 멀티플렉서(214)는 위상 혼합 회로로 대체될 것이다. 위상 혼합 회로는 피드 백된 클럭 신호와 기준 클럭 신호 사이에서 보다 부드럽게 천이할 수 있어 갑작스런 불연속성을 피할 수 있다.
또한, 클럭 천이 회로에서 클럭 신호의 포착은, 기준 신호 내의 지터에 의해 유발되는 동기화된 클럭 출력 신호 내의 지터를 감소시킨다. DLL(200)이 고정되고 클럭이 포착된 후에, 기준 클럭 신호 RCLK는 더 이상 동기화 회로를 통해 전파하지 않으며 출력 신호 DLLCLK에 영향을 미치지 않는다. 그러나, 만일 RCLK가 여전히 이용가능하다면, 비록 DLLCLK을 발생하는데에는 더 이상 이용되지 않더라도 DLLCLK의 위상 동기화를 유지하기 위해 위상 검출기(204)에 의해 이용될 수 있다.
입력 기준 클럭 신호가 포착된 후에, DLL(200)은 소정 기간 동안 동기화된 클럭 신호와 더불어 진동을 계속한다.
결국, 상기 언급한 바와 같이, 시스템은 동기가 어긋날 수 있다. 특히, 만일 기준 클럭이 제거되고 위상 검출기(210)이 측정할 어떠한 기준 신호도 이용가능하지 않다면, 시스템은, 시스템 기준 클럭 신호가 동기화 유지에 여전이 이용가능한 경우보다 더 일찍, 동기가 어긋날 수 있다. 또한, 포착된 클럭 신호가 DLL(200)에서 진동하는 동안 포착된 클럭 신호의 듀티 싸이클이 왜곡될 것이다.
도 5는 본 발명에 따른 클럭 포착 DLL의 또 다른 실시예를 도시한다. 클럭 포착 DLL(200)에서와 같이, 클럭 포착 DLL(500)은 입력 버퍼(502), 가변 지연부(504), 출력 버퍼(506), 지연 모델부(508), 위상 검출기(510), 지연 제어부(512), 및 멀티플렉서(514)를 포함한다. 이들 모두는 DLL(200) 내의 대응하는 부분들과 유사하거나 또는 동일하게 동작한다. DLL(500)은 또한 양호하게는 펄스 발생기(516)를 포함한다.
가변 지연부(504)의 출력에 접속된 펄스 발생기(516)는, 진동하는 클럭 신호에 동기화된 사전설정된 폭을 갖는 펄스를 발생한다. 이 펄스는 진동하는 클럭 신호의 듀티 싸이클 및 전반적인 완전성을 유지하며, 진동하는 클럭 신호가 열화되는 것을 방지한다. 따라서, 보다 긴 기간 동안 동기화된 출력 클럭 신호가 제공될 수 있다. 본 발명의 또 다른 실시예에 따르면, 펄스 발생기(516)는 듀티 싸이클 보정 회로(DCC)에 의해 대체될 수 있다. 이 DCC는 진동하는 클럭 신호의 듀티 싸이클 왜곡을 보정하고 클럭 신호가 열화되는 것을 방지한다.
이전의 실시예들이 모두 DLL에 관한 것이지만, 본 발명은 다른 유형의 클럭 동기화 회로에서도 역시 사용될 수 있다. 예를 들어, 도 6은 전형적인 SMD(Synchronous Mirror Delay)를 도시하고 있고, 도 7은 본 발명에 따른 클럭 포착 SMD를 도시한다. 또한, 도 8은 전형적인 MCD(Measure-Controlled Delay)를 도시하고 있고, 도 9는 본 발명에 따른 클럭 포착 MCD를 도시하고 있다.
도 6은 전형적인 SMD(600)로서, 입력 버퍼(602), 지연 모델부(604), 포워드 지연 어레이(606), 미러 지연 회로(608), 백워드 지연 어레이(610), N으로 나누기 카운터(612), 및 출력 버퍼(614)를 포함한다.
포워드 지연 어레이(606) 및 백워드 지연 어레이(610)는 일련의 지연 요소들로 구성된다. 이상적으로는, 포워드 지연 어레이(606) 및 백워드 지연 어레이(610)의 지연 특성은 동일하다. 포워드 지연 어레이(606)는 각각의 지연 요소에 각각 대응하는 일련의 병렬 출력들을 가지며, 백워드 지연 어레이(610)는 각각의 지연 요소에 각각 대응하는 일련의 병렬 입력들을 가진다. 클럭 신호가 포워드 지연 어레이(606)에 입력되고 나면, 이것은 지연 요소들을 통해 전파하기 시작한다. 클럭 신호가 K번째 지연 요소에 도달하면, N으로 나누기 카운터(612)에 의해 구동되는 미러 제어 회로(608)는, 클럭 신호가 포워드 지연 어레이(606)의 K번째 지연 요소로부터 출력되고 백워드 지연 어레이(610)의 K번째 지연 요소에 입력되도록 한다. 클럭 신호가 백워드 지연 어레이(610)에 입력된 후에, 이것은 기존의 백워드 지연 어레이(610) 이전의 포워드 지연 어레이(606)에서 경우와 동일한 갯수의 지연 요소를 통해 전파할 것이다. 이상적으로는, 포워드 지연 어레이(606)에 의해 도입되는 클럭 신호 지연은 백워드 지연 어레이(610)에 의해 도입되는 지연과 동일하고, 총 지연 어레이는 2*(tck - (D1 + D2))와 같다.
SMD(600)의 포워드 신호 경로(601)에서, 기준 클럭 신호 RCLK는 입력 버퍼(602) 및 지연 모델부(604)를 통해 입력되어 포워드 지연 어레이(606)에 들어간다. 입력 및 출력 버퍼(602 및 614)와 지연 모델부(604)는 전술한 DLL 회로와 유사한 지연 특성을 갖는다. N으로 나누기 카운터(606)가 N개 클럭 싸이클을 카운트한 후에, 미러 제어 회로(608)를 트리거한다. 숫자 N은 지연 어레이의 길이 및 클럭 신호의 속도에 기초한다. N은 클럭 동기화 회로의 설계에 의해 고정적이거나, 가변적일 수 있다. 미러 제어 회로(608)는 포워드 지연 어레이(606) 내의 클럭 신호가 백워드 지연 어레이(610)에 전송되도록 유발한다. N개 추가 클럭 싸이클 이후에, 동기화된 출력 클럭 신호가 출력 버퍼(614)를 통해 출력된다. 포워드 경로 의 총 지연은 2*N*tck와 같다.
도 7은 본 발명에 따른 클럭 포착 SMD(700)를 도시한다. SMD(700)는, 입력 버퍼(702), 지연 모델부(704), 포워드 지연 어레이(706), 미러 제어 회로(708), 백워드 지연 어레이(710), N으로 나누기 카운터(712), 및 출력 버퍼(714)를 포함한다. 이들 모두는 SMD(600)의 대응하는 부분들과 유사하거나 동일하게 동작한다. SMD(700)는 또한 양호하게는 멀티플렉서(716)와 지연 모델부(718)를 포함하는 피드백 경로(703)를 포함한다.
입력 기준 클럭 신호 RCLK는 지연되어 DLLCLK으로서 동기적으로 출력된다. 그러나, 추가 피드백 경로(703)는 동기화된 클럭 신호가 포착되어 진동하는 것을 허용한다. 멀티플렉서(716)가 피드백 신호를 출력하도록 스위칭될 때, 폐루프 발진기가 형성된다. 지연 모델부(718)는 양호하게는 지연 모델부(704)와 동일하고, 포워드 신호 경로(701)의 총 지연(즉, 2*N*tck)과 동일한 총 피드백 신호 경로 지연을 제공한다.
도 8은 전형적인 MCD(800)로서, 입력 버퍼(802), 지연 모델부(804), 측정 지연 어레이(806), 측정 회로(808), 포워드 지연 어레이(810), N으로 나누기 카운터(812), 및 출력 버퍼(814)를 포함한다.
측정 지연 어레이(806) 및 포워드 지연 어레이(810) 각각은 일련의 지연 요소들을 포함한다. 이상적으로는, 측정 지연 어레이(806) 및 포워드 지연 어레이(801)는 동일한 지연량을 제공한다. 측정 지연 어레이(806) 및 포워드 지연 어 레이(810)에 기준 클럭 신호가 입력된다. 기준 클럭 신호는 양쪽 지연 어레이의 지연 요소들을 통해 전파한다. 측정 회로(808)는 클럭 신호가 측정 지연 어레이(806)의 마지막 지연 요소에 도달하기 이전에 인에이블된다. 측정 회로(808)는, 측정 지연 어레이(806)의 지연 요소들을 통한 클럭 신호의 진행(progress)을 측정하고, 동일한 갯수의 지연 요소들 이후에 클럭 신호를 출력하도록 포워드 지연 어레이(810)를 세트한다. 따라서, 예를 들어, 만일 클럭 신호가 측정 지연 어레이(806)의 K번째 지연 요소를 통해 전파했다면, K개 지연 요소들 이후에 클럭 신호를 출력하도록 포워드 지연 어레이(810)가 세트될 것이다.
MCD(800)의 포워드 신호 경로(801)에서, 기준 클럭 신호 RCLK는 입력 버퍼(802) 및 지연 모델부(804)를 통해 입력되고 측정 지연 어레이(806)에 들어간다. RCLK는 입력 버퍼(802)를 통해 포워드 지연 어레이(810)에 동시에 입력된다. 포워드 지연 어레이(810)에 대해 설정할 적절한 지연을 측정하기 위해, 클럭 신호는 지연 모델부(804) 및 측정 지연 어레이(806)를 통해 전파된다. 포워드 지연 어레이(810)에 입력된 클럭 신호만이 DLL 출력 신호 DLLCLK로서 출력될 것이다. 입력 및 출력 버퍼(802 및 814)와 지연 모델부(804)는 전술한 DLL 및 SMD 회로와 유사한 지연 특성을 갖는다. N으로 나누기 카운터(812)가 N개 클럭 싸이클을 카운트한 후에 측정 회로(808)를 트리거한다. 측정 회로(808)는 측정 지연 어레이(806)에서 클럭 신호가 전파해간 단위 지연 요소들의 갯수를 측정하고, 동일한 갯수의 단위 지연 요소를 이용하도록 포워드 지연 어레이(810)를 세트한다. 그 다음, 클럭 신호는, 측정 회로(808)에 의해 세트된 지연 요소에서 포워드 지연 어레이(810)로부 터 출력된다(기준 클럭 신호 RCLK는 지연 어레이(806)를 측정하기 위해 입력되기 이전에 지연 모델부(804)를 통해 전파하고, RCLK는 이 추가적 지연없이 포워드 지연 어레이(810)에 입력된다. 따라서, 클럭 신호는 측정 지연 어레이(806)를 통하는 것보다 더 빨리 포워드 지연 어레이(810)을 통해 전파한다. 따라서, 포워드 지연 어레이(810)의 적절한 지연 요소가 측정 지연 어레이(806)에 의해 선택되기 이전에 약간의 클럭 펄스가 소실될(또는 잘못된 위상을 가질) 수 있다. 이러한 지연(또는 잘못된 위상을 갖는 시간)은 SMD의 초기화의 일부이다). 포워드 신호 경로의 총 지연은 N*tck와 같다.
도 9는 본 발명에 따른 클럭 포착 MCD(900)를 도시한다. MCD(900)는 입력 버퍼(902), 지연 모델부(904), 포워드 지연 어레이(906), 미러 제어 회로(908), 백워드 지연 어레이(910), N으로 나누기 카운터(912), 및 출력 버퍼(914)를 포함한다. 이들 모두는 MCD(800)의 대응하는 부분들과 유사하거나 동일하게 동작한다. MCD(900)는 또한 양호하게는 멀티플렉서(916 및 918)를 포함하는 피드백 경로(903)를 포함한다.
MCD(900)에서, 입력 기준 클럭 신호 RCLK는 지연되고 DLLCLK로서 동기적으로 출력된다. 피드백 경로(903)는 동기화된 클럭 신호가 포착되어 MCD(900)를 통해 진동하는 것을 허용한다. 멀티플렉서(916 및 918)는 피드백 신호가 지연 모델부(904) 및 포워드 지연 어레이(910)에 피드백되는 것을 허용한다. 피드백 신호 경로(903)의 총 지연(즉, N*tck)은 포워드 신호 경로(901)와 동일하다.
도 10은 본 발명을 병합한 시스템을 도시한다. 시스템(1000)은 복수의 DRAM 칩(1010), 프로세서(1070), 메모리 제어기(1072), 입력 장치(1074), 출력 장치(1076), 및 선택사항으로서의 저장 장치(1078)를 포함한다. 데이터 및 제어 신호들은, 버스(1071)를 통해 프로세서(1070) 및 메모리 제어기(1072) 사이에서 전송된다. 유사하게, 데이터 및 제어 신호들은 버스(1073)를 통해 메모리 제어기(1072) 및 DRAM 칩(1010) 사이에서 전송된다. 하나 이상의 DRAM 칩(1010)은 본 발명에 따른 클럭 포착 동기화 회로를 포함한다. 클럭 포착 회로는 메모리 제어기(1072) 내에 포함될 수도 있다. 게다가, 본 발명에 따른 클럭 포착 동기화 회로는 클럭 동기화를 요구하는 시스템의 임의의 부분에 포함될 수 있다. 이와 같은 동기화 회로는 파워 다운 상태에 진입할 때 판독 동작을 수행하거나 및/또는 입력 참조형 지터를 감소시키기 위해 이용될 수 있다. 입력 장치(1074)는 예를 들어, 키보드, 마우스, 터치패드 디스플레이 스크린, 또는 시스템(1000)에 사용자가 정보를 입력할 수 있도록 허용하는 임의의 적절한 장치를 포함할 수 있다. 출력 장치(1076)는, 예를 들어, 비디오 디스플레이 유닛, 프린터, 또는 사용자에게 출력 데이터를 제공할 수 있는 임의의 적절한 장치를 포함할 수 있다. 입력 장치(1074) 및 출력 장치(1076)는 대안으로서 단일의 입력/출력 장치일 수 있다. 저장 장치(1078)는 예를 들어 하나 이상의 디스크나 카세트 테이프를 포함할 수 있다.
본 발명은 DRAM 칩이나 DRAM 칩들을 포함하는 시스템으로만 제한되는 것은 아니며, 이와 같은 클럭(또는 다른 주기적 신호) 포착 동기화로부터 혜택을 받을 수 있는 기타의 시스템이나 집적 회로들에 적용가능하다.
따라서, 클럭 포착 동기화 회로의 제공에 대해 설명하였다. 당업자는 본 발명은, 설명을 위해 제시된 전술한 실시예들이 아닌 다른 방법에 의해서도 실시가능하다는 것을 이해할 것이다. 본 발명은 첨부된 특허청구범위에 의해서만 제한된다.

Claims (35)

  1. 주기적 기준 신호에 기초하여 클럭 신호를 발생하는 방법에 있어서,
    주기적 기준 신호를 수신하는 단계;
    상기 수신에 응답하여 상기 기준 신호에 동기화된 클럭 신호를 발생하는 단계;
    상기 동기화된 클럭 신호를 피드백하는 단계;
    상기 기준 신호와의 동기화를 유지하기 위해 상기 피드백된 동기화된 클럭 신호를 지연시키는 단계; 및
    상기 기준 신호와는 독립적으로, 상기 지연된 피드백된 신호에 응답하여 클럭 신호를 발생하는 단계
    를 포함하는, 클럭 신호 발생 방법.
  2. 제1항에 있어서, 상기 동기화된 클럭 신호는, 위상에 의해 상기 기준 클럭 신호에 동기화되는 것인, 클럭 신호 발생 방법.
  3. 제1항에 있어서, 상기 주기적 기준 신호와 상기 지연된 피드백된 신호를 멀티플렉싱하는 단계를 더 포함하는, 클럭 신호 발생 방법.
  4. 제1항에 있어서, 상기 동기화된 클럭 신호는 지연-고정 루프(Delay Locked Loop; DLL) 회로에 의해 발생되는 것인, 클럭 신호 발생 방법.
  5. 제1항에 있어서, 상기 동기화된 클럭 신호는 동기 미러 지연 회로에 의해 발생되는 것인, 클럭 신호 발생 방법.
  6. 제1항에 있어서, 상기 동기화된 클럭 신호는 측정-제어형 지연 회로에 의해 발생되는 것인, 클럭 신호 발생 방법.
  7. 제1항에 있어서, 상기 동기화된 클럭 신호를 발생하는 단계는,
    상기 수신된 주기적 기준 신호를 지연시키는 단계;
    상기 주기적 기준 신호와 상기 지연된 주기적 기준 신호간의 위상차를 측정하는 단계; 및
    임의의 측정된 위상차를 최소화하기 위해 상기 수신된 주기적 기준 신호의 상기 지연을 변화시키는 단계
    를 포함하는, 클럭 신호 발생 방법.
  8. 제1항에 있어서, 상기 동기화된 클럭 신호를 발생하는 단계는,
    각각이 출력을 갖는 일련의 단위 지연 요소들을 포함하는 제1 어레이로 상기 수신된 주기적 기준 신호를 지연시키는 단계;
    사전설정된 갯수의 클럭 싸이클을 카운트하는 단계;
    상기 클럭 싸이클의 상기 카운트에 응답하여 상기 제1 어레이의 상기 지연 요소 출력들 중 하나로부터의 상기 지연된 주기적 신호를 제2 어레이의 입력에 전송하는 단계로서, 상기 제2 어레이는 각각이 입력을 갖는 일련의 단위 지연 요소들을 포함하는 것인, 상기 지연된 주기적 신호를 제2 어레이의 입력에 전송하는 단계; 및
    상기 전송된 주기적 신호를 상기 제2 지연 어레이로부터 출력하는 단계
    를 포함하는, 클럭 신호 발생 방법.
  9. 제1항에 있어서, 상기 동기화된 클럭 신호를 발생하는 단계는,
    상기 주기적 기준 신호를 제1 어레이 및 제2 어레이에 입력하는 단계로서, 상기 어레이들 각각은 일련의 단위 지연 요소들을 포함하는 것인, 상기 입력하는 단계;
    사전설정된 갯수의 클럭 싸이클을 카운트하는 단계;
    상기 사전설정된 갯수의 클럭 싸이클의 카운트의 완료에 응답하여, 상기 제1 어레이를 통한 상기 주기적 기준 신호의 전파를 단위 지연들의 인크리멘트로 측정하는 단계; 및
    상기 측정된 수의 단위 지연에서 상기 주기적 기준 신호를 출력하도록 상기 제2 어레이를 구성하는 단계
    를 포함하는, 클럭 신호 발생 방법.
  10. 주기적 기준 신호에 기초하여 클럭 신호를 발생하는 방법에 있어서,
    주기적 기준 신호를 수신하는 단계;
    출력 클럭 신호를 발생하기 위해 상기 주기적 기준 신호를 지연시키는 단계;
    상기 클럭 신호를 피드백하는 단계;
    상기 클럭 신호를 상기 주기적 기준 신호와 동기화시키기 위해 상기 지연을 조절하는 단계;
    상기 기준 신호와는 독립적으로 상기 클럭 신호를 유지하는 단계
    를 포함하는, 클럭 신호 발생 방법.
  11. 제10항에 있어서, 상기 클럭 신호는 지연 고정 루프 회로 내에서 유지되는 것인, 클럭 신호 발생 방법.
  12. 제10항에 있어서, 상기 클럭 신호는 동기 미러 지연 회로 내에서 유지되는 것인, 클럭 신호 발생 방법.
  13. 제10항에 있어서, 상기 클럭 신호는 측정-제어형 지연 회로 내에서 유지되는 것인, 클럭 신호 발생 방법.
  14. 주기적 기준 신호에 기초하여 클럭 신호를 발생하는 방법에 있어서,
    상기 주기적 기준 신호를 가변 지연 라인으로 지연시키는 단계;
    상기 주기적 기준 신호와 상기 지연된 주기적 기준 신호간의 위상차를 측정하는 단계;
    상기 주기적 기준 신호에 동기화된 클럭 신호를 생성하기 위해 상기 측정된 위상차에 기초하여 상기 주기적 기준 신호의 상기 지연을 변화시키는 단계;
    상기 측정된 위상차가 최소화된 후에 상기 동기화된 클럭 신호를 상기 가변 지연 라인에 피드백하는 단계; 및
    상기 주기적 기준 신호없이 상기 피드백된 클럭 신호의 상기 동기화를 유지하는 단계
    를 포함하는 클럭 신호 발생 방법.
  15. 제14항에 있어서, 상기 유지하는 단계는 상기 피드백된 신호를 재발생하는 단계를 더 포함하는 것인, 클럭 신호 발생 방법.
  16. 제15항에 있어서, 상기 재발생하는 단계는 상기 피드백된 클럭 신호에 동기화된 사전설정된 폭을 갖는 펄스를 발생하는 단계를 포함하는 것인, 클럭 신호 발생 방법.
  17. 제15항에 있어서, 상기 재발생하는 단계는 듀티 싸이클 보정 회로로 듀티 싸이클을 보정하는 단계를 포함하는 것인, 클럭 신호 발생 방법.
  18. 클럭 동기화 회로에 있어서,
    주기적 기준 신호를 수신하도록 동작하는 제1 입력과, 제2 입력과, 출력과, 상기 제1 입력 및 제2 입력 중 하나를 선택하여 상기 출력에 결합하도록 동작하는 제어 입력을 갖는 멀티플렉서;
    상기 멀티플렉서 출력에 결합된 입력과, 출력과, 제어 입력을 갖는 가변 지연부로서, 상기 제어 입력은 상기 가변 지연부 입력으로부터 상기 가변 지연부 출력으로 전파하는 신호의 지연을 변화시키도록 동작하는 것인, 상기 가변 지연부;
    상기 가변 지연부 출력에 결합된 입력과, 상기 멀티플렉서의 상기 제2 입력에 결합된 출력을 갖는 지연 회로로서, 상기 지연 회로 입력으로부터 상기 지연 회로 출력으로 전파하는 신호를 지연시키도록 동작하는 상기 지연 회로;
    상기 멀티플렉서의 제1 입력에 결합된 제1 입력과, 상기 지연 회로 출력에 결합된 제2 입력과, 출력을 갖는 위상 검출기로서, 상기 제1 입력 및 상기 제2 입력에서 수신된 신호들간의 위상차를 검출하도록 동작하는 상기 위상 검출기; 및
    상기 위상 검출기 출력에 결합된 입력과, 상기 가변 지연부 제어 입력에 결합된 출력을 갖는 가변 지연 제어 회로로서, 상기 가변 지연부의 지연을 제어하도록 동작하는 상기 가변 지연 제어 회로
    를 포함하는 클럭 동기화 회로.
  19. 제18항에 있어서,
    입력 및 출력을 갖는 버퍼 회로로서, 상기 입력은 상기 주기적 기준 신호를 수신하도록 동작하고, 상기 출력은 상기 멀티플렉서의 상기 제1 입력에 접속된 것인, 상기 버퍼 회로; 및
    입력 및 출력을 갖는 제2 버퍼 회로로서, 상기 입력은 상기 가변 지연 라인 출력에 접속된 것인, 상기 제2 버퍼 회로를 포함하고,
    상기 지연 회로는 상기 제1 및 제2 버퍼 회로들의 지연의 합계와 대략 동일한 지연을 갖는 것인, 클럭 동기화 회로.
  20. 제18항에 있어서, 입력 및 출력을 갖는 펄스 발생기를 더 포함하고, 상기 펄스 발생기는 상기 가변 지연 라인의 출력에 접속되고, 상기 펄스 펄스 발생기는 상기 가변 지연 라인의 출력과 동기화된 사전설정된 폭을 갖는 펄스를 출력하도록 동작하는 것인, 클럭 동기화 회로.
  21. 제18항에 있어서, 입력 및 출력을 갖는 듀티 싸이클 보정 회로를 더 포함하고, 상기 듀티 싸이클 보정 회로의 입력은 상기 가변 지연 라인의 출력에 접속되고, 상기 듀티 싸이클 보정 회로는 상기 기준 신호의 듀티 싸이클을 유지하도록 동작하는 것인, 클럭 동기화 회로.
  22. 클럭 동기화 회로에 있어서,
    주기적 기준 신호를 수신하도록 동작하는 제1 입력과, 제2 입력과, 출력과, 상기 제1 입력 및 제2 입력 중 하나를 선택하여 상기 출력에 결합하도록 동작하는 제어 입력을 갖는 멀티플렉서;
    상기 멀티플렉서 출력에 결합된 입력과, 출력을 갖는 제1 지연 회로로서, 상기 지연 회로 입력으로부터 상기 지연 회로 출력으로 전파하는 신호를 지연시키도록 동작하는 상기 제1 지연 회로;
    상기 제1 지연 회로 출력에 결합된 입력과, 일련의 지연된 주기적 신호 출력들을 갖는 제1 어레이로서, 상기 출력들 각각은 점진적으로 증가하는 지연량을 출력 신호에 제공하는 것인, 상기 제1 어레이;
    출력 및 일련의 입력들을 갖는 제2 어레이로서, 상기 입력들 각각은 자신과 상기 제2 어레이 출력과의 사이에서 점진적으로 증가하는 지연량을 갖는 것인, 상기 제2 어레이;
    상기 주기적 기준 신호를 수신하도록 결합된 입력과, 출력을 갖는 카운터로서, 상기 주기적 기준 신호의 설정된 갯수의 클럭 싸이클이 카운트된 이후에 신호를 출력하도록 동작하는 상기 카운터;
    상기 카운터 출력에 결합된 제어 입력을 갖는 미러 제어 회로로서, 상기 제1 어레이 출력들 중 하나로부터 상기 제2 어레이의 입력으로 상기 지연된 주기적 신호를 전송하도록 동작하는 상기 미러 제어 회로; 및
    상기 제2 어레이 출력에 결합된 입력과, 상기 멀티플렉스의 제2 입력에 결합된 출력을 갖는 제2 지연 회로로서, 상기 제2 지연 회로 입력으로부터 상기 제2 지연 회로 출력으로 전파하는 신호를 지연시키도록 동작하는 상기 제2 지연 회로
    를 포함하는, 클럭 동기화 회로.
  23. 클럭 동기화 회로에 있어서,
    주기적 기준 신호를 수신하도록 동작하는 제1 입력과, 제2 입력과, 출력과, 상기 제1 입력 및 제2 입력 중 하나를 선택하여 상기 출력에 결합하도록 동작하는 제어 입력을 갖는 제1 멀티플렉서;
    상기 제1 멀티플렉서 출력에 결합된 입력, 및 출력을 갖는 제1 지연 회로로서, 상기 지연 회로 입력으로부터 상기 지연 회로 출력으로 전파하는 신호를 지연시키도록 동작하는 상기 제1 지연 회로;
    상기 제1 지연 회로 출력에 결합된 입력, 및 출력을 갖는 제1 어레이로서, 상기 제1 어레이는 일련의 지연 요소들을 가지며, 상기 지연 요소들 각각은 점진적으로 증가하는 지연량을 출력 신호에 제공하는 것인, 상기 제1 어레이;
    상기 제1 지연 회로 출력에 결합된 제1 입력과, 상기 제1 멀티플렉서 출력에 결합된 제2 입력과, 출력과, 상기 제1 입력 및 상기 제2 입력 중 하나를 선택하여 상기 출력에 결합하도록 동작하는 제어 입력을 갖는 제2 멀티플렉서;
    상기 제1 멀티플렉서 출력에 결합된 입력, 및 출력을 갖는 카운터로서, 상기 제1 멀티플렉서 출력으로부터 수신된 신호의 설정된 갯수의 클럭 싸이클 이후에 신호를 출력하도록 동작하는 상기 카운터;
    상기 제2 멀티플렉서 출력에 결합된 입력, 및 출력을 갖는 제2 어레이로서, 상기 제2 어레이는 일련의 지연 요소들을 가지며, 상기 지연 요소들 각각은 점진적으로 증가하는 지연량을 출력 신호에 제공하는 것인, 상기 제2 어레이; 및
    상기 카운터 출력에 결합된 입력을 갖는 측정 회로로서, 상기 설정된 갯수의 클럭 싸이클만에 상기 주기적 기준 신호가 전파해간 상기 제1 어레이 지연 요소들의 갯수를 측정하도록 동작하고, 상기 갯수와 동일한 지연 요소들을 통해 신호를 전파시키도록 상기 제2 어레이를 설정하도록 더 동작하는 상기 측정 회로
    를 포함하는, 클럭 동기화 회로.
  24. 주기적 기준 신호에 기초하여 클럭 신호를 발생하기 위한 장치에 있어서,
    주기적 기준 신호를 수신하기 위한 수단;
    상기 수신에 응답하여 상기 기준 신호에 동기화된 클럭 신호를 발생하기 위한 수단;
    상기 동기화된 클럭 신호를 피드백하기 위한 수단;
    상기 기준 신호와의 동기화를 유지하기 위해 상기 피드백된 동기화된 클럭 신호를 지연시키기 위한 수단; 및
    상기 지연된 피드백된 신호에 응답하여 클럭 신호를 발생하기 위한 수단
    을 포함하는, 클럭 신호 발생 장치.
  25. 제24항에 있어서, 상기 동기화된 클럭 신호를 발생하기 위한 수단은,
    상기 수신된 주기적 기준 신호를 지연시키기 위한 수단;
    상기 주기적 기준 신호와 상기 지연된 주기적 기준 신호간의 위상차를 측정하기 위한 수단; 및
    상기 측정된 위상차를 최소화하도록 상기 수신된 주기적 기준 신호를 지연시키기 위한 상기 수단을 변화(varying)시키기 위한 수단
    을 포함하는, 클럭 신호 발생 장치.
  26. 제24항에 있어서, 상기 동기화된 클럭 신호를 발생하기 위한 수단은,
    각각이 출력을 갖는 일련의 단위 지연 요소들을 포함하는 제1 어레이로 상기 수신된 주기적 기준 신호를 지연시키기 위한 수단;
    사전설정된 갯수의 클럭 싸이클을 카운트하기 위한 수단;
    상기 클럭 싸이클의 상기 카운트에 응답하여 상기 제1 어레이의 출력으로부터의 상기 지연된 주기적 신호를 제2 어레이에 전송하기 위한 수단; 및
    상기 전송된 주기적 신호를 상기 제2 지연 어레이로부터 출력하기 위한 수단
    을 포함하는, 클럭 신호 발생 장치.
  27. 제24항에 있어서, 상기 동기화된 클럭 신호를 발생하기 위한 수단은,
    상기 주기적 기준 신호를 일련의 단위 지연 요소들을 포함하는 제1 어레이에 입력하기 위한 수단;
    사전설정된 갯수의 클럭 싸이클을 카운트하기 위한 수단;
    상기 사전설정된 갯수의 클럭 싸이클의 카운트의 완료에 응답하여, 상기 제1 어레이를 통한 상기 지연된 주기적 기준 신호의 지연을 실질적으로 단위 지연들의 인크리멘트로 측정하기 위한 수단; 및
    상기 측정된 수의 단위 지연에서 상기 주기적 기준 신호를 출력하도록 상기 제2 어레이를 구성하기 위한 수단
    을 포함하는, 클럭 신호 발생 장치.
  28. 주기적 기준 신호에 기초하여 클럭 신호를 생성하기 위한 장치에 있어서,
    주기적 기준 신호를 수신하기 위한 수단;
    출력 클럭 신호를 생성하기 위해 상기 주기적 기준 신호를 지연시키기 위한 수단;
    상기 클럭 신호를 피드백하기 위한 수단;
    상기 클럭 신호를 상기 주기적 기준 신호와 동기화시키기 위해 상기 지연을 조절하기 위한 수단; 및
    상기 기준 신호와는 독립적으로 상기 클럭 신호를 유지하기 위한 수단
    을 포함하는, 클럭 신호 생성 장치.
  29. 주기적 기준 신호에 기초하여 클럭 신호를 생성하기 위한 장치에 있어서,
    상기 주기적 기준 신호를 가변 지연 라인으로 지연시키기 위한 수단;
    상기 주기적 기준 신호와 상기 지연된 주기적 기준 신호간의 위상차를 측정하기 위한 수단;
    상기 주기적 기준 신호에 동기화된 클럭 신호를 생성하기 위해 상기 측정된 위상차에 기초하여 상기 주기적 기준 신호의 상기 지연을 변화시키기 위한 수단;
    상기 측정된 위상차가 최소화된 후에 상기 동기화된 클럭 신호를 상기 가변 지연 라인에 피드백하기 위한 수단; 및
    상기 주기적 기준 신호없이 상기 피드백된 클럭 신호의 상기 동기화를 유지하기 위한 수단
    을 포함하는, 클럭 신호 생성 장치.
  30. 제29항에 있어서, 상기 유지하기 위한 수단은, 상기 피드백된 신호를 재발생하기 위한 수단을 더 포함하는 것인, 클럭 신호 생성 장치.
  31. 제30항에 있어서, 상기 재발생하기 위한 수단은, 상기 피드백된 신호에 동기화된 사전설정된 폭을 갖는 펄스를 발생하기 위한 수단을 포함하는 것인, 클럭 신호 생성 장치.
  32. 제30항에 있어서, 상기 재발생하기 위한 수단은, 듀티 싸이클 보정 회로로 듀티 싸이클을 보정하기 위한 수단을 포함하는 것인, 클럭 신호 생성 장치.
  33. 컴퓨터 시스템에 있어서,
    프로세서;
    상기 프로세서에 결합된 메모리 제어기; 및
    상기 메모리 제어기에 결합된 복수의 다이내믹 랜덤 액세스 메모리(DRAM) 칩 으로서, 상기 DRAM 칩들 중 적어도 하나는 클럭 동기화 회로를 포함하는 것인, 상기 복수의 DRAM 칩을 포함하고,
    상기 클럭 동기화 회로는,
    주기적 기준 신호를 수신하도록 동작하는 제1 입력과, 제2 입력과, 출력과, 상기 제1 입력 및 제2 입력 중 하나를 선택하여 상기 출력에 결합하도록 동작하는 제어 입력을 갖는 멀티플렉서;
    상기 멀티플렉서 출력에 결합된 입력과, 출력과, 제어 입력을 갖는 가변 지연부로서, 상기 제어 입력은 상기 가변 지연부 입력으로부터 상기 가변 지연부 출력으로 전파하는 신호의 지연을 변화시키도록 동작하는 상기 가변 지연부;
    상기 가변 지연부 출력에 결합된 입력과, 상기 멀티플렉서의 상기 제2 입력에 결합된 출력을 갖는 지연 회로로서, 상기 지연 회로 입력으로부터 상기 지연 회로 출력으로 전파하는 신호를 지연시키도록 동작하는 상기 지연 회로;
    상기 멀티플렉서의 제1 입력에 결합된 제1 입력과, 상기 지연 회로 출력에 결합된 제2 입력과, 출력을 갖는 위상 검출기로서, 상기 제1 입력 및 상기 제2 입력에서 수신된 신호들간의 위상차를 검출하도록 동작하는 상기 위상 검출기; 및
    상기 위상 검출기 출력에 결합된 입력과, 상기 가변 지연부 제어 입력에 결합된 출력을 갖는 가변 지연 제어 회로로서, 상기 가변 지연부의 지연을 제어하도록 동작하는 상기 가변 지연 제어 회로
    를 포함하는 것인, 컴퓨터 시스템.
  34. 컴퓨터 시스템에 있어서,
    프로세서;
    상기 프로세서에 결합된 메모리 제어기; 및
    상기 메모리 제어기에 결합된 복수의 다이내믹 랜덤 액세스 메모리(DRAM) 칩으로서, 상기 DRAM 칩들 중 적어도 하나는 클럭 동기화 회로를 포함하는 것인, 상기 복수의 DRAM 칩을 포함하고,
    상기 클럭 동기화 회로는,
    주기적 기준 신호를 수신하도록 동작하는 제1 입력과, 제2 입력과, 출력과, 상기 제1 입력 및 제2 입력 중 하나를 선택하여 상기 출력에 결합하도록 동작하는 제어 입력을 갖는 멀티플렉서;
    상기 멀티플렉서 출력에 결합된 입력과, 출력을 갖는 제1 지연 회로로서, 상기 지연 회로 입력으로부터 상기 지연 회로 출력으로 전파하는 신호를 지연시키도록 동작하는 상기 제1 지연 회로;
    상기 제1 지연 회로 출력에 결합된 입력과, 일련의 지연된 주기적 신호 출력들을 갖는 제1 어레이로서, 상기 출력들 각각은 점진적으로 증가하는 지연량을 출력 신호에 제공하는 상기 제1 어레이;
    출력 및 일련의 입력들을 갖는 제2 어레이로서, 상기 입력들 각각은 자신과 상기 제2 어레이 출력과의 사이에서 점진적으로 증가하는 지연량을 갖는 것인, 상기 제2 어레이;
    상기 주기적 기준 신호를 수신하도록 결합된 입력과, 출력을 갖는 카운터로 서, 상기 주기적 기준 신호의 설정된 갯수의 클럭 싸이클이 카운트된 이후에 신호를 출력하도록 동작하는 상기 카운터;
    상기 카운터 출력에 결합된 제어 입력을 갖는 미러 제어 회로로서, 상기 제1 어레이 출력들 중 하나로부터 상기 제2 어레이의 입력으로 상기 지연된 주기적 신호를 전송하도록 동작하는 상기 미러 제어 회로; 및
    상기 제2 어레이 출력에 결합된 입력과, 상기 멀티플렉스의 제2 입력에 결합된 출력을 갖는 제2 지연 회로로서, 상기 제2 지연 회로 입력으로부터 상기 제2 지연 회로 출력으로 전파하는 신호를 지연시키도록 동작하는 상기 제2 지연 회로
    를 포함하는 것인, 컴퓨터 시스템.
  35. 컴퓨터 시스템에 있어서,
    프로세서;
    상기 프로세서에 결합된 메모리 제어기; 및
    상기 메모리 제어기에 결합된 복수의 다이내믹 랜덤 액세스 메모리(DRAM) 칩으로서, 상기 DRAM 칩들 중 적어도 하나는 클럭 동기화 회로를 포함하는 것인, 상기 복수의 DRAM 칩을 포함하고,
    상기 클럭 동기화 회로는,
    주기적 기준 신호를 수신하도록 동작하는 제1 입력과, 제2 입력과, 출력과, 상기 제1 입력 및 제2 입력 중 하나를 선택하여 상기 출력에 결합하도록 동작하는 제어 입력을 갖는 제1 멀티플렉서;
    상기 제1 멀티플렉서 출력에 결합된 입력, 및 출력을 갖는 제1 지연 회로로서, 상기 지연 회로 입력으로부터 상기 지연 회로 출력으로 전파하는 신호를 지연시키도록 동작하는 상기 제1 지연 회로;
    상기 제1 지연 회로 출력에 결합된 입력, 및 출력을 갖는 제1 어레이로서, 상기 제1 어레이는 일련의 지연 요소들을 가지며, 상기 지연 요소들 각각은 점진적으로 증가하는 지연량을 출력 신호에 제공하는 것인, 상기 제1 어레이;
    상기 제1 지연 회로 출력에 결합된 제1 입력과, 상기 제1 멀티플렉서 출력에 결합된 제2 입력과, 출력과, 상기 제1 입력 및 상기 제2 입력 중 하나를 선택하여 상기 출력에 결합하도록 동작하는 제어 입력을 갖는 제2 멀티플렉서;
    상기 제1 멀티플렉서 출력에 결합된 입력, 및 출력을 갖는 카운터로서, 상기 제1 멀티플렉서 출력으로부터 수신된 신호의 설정된 갯수의 클럭 싸이클 이후에 신호를 출력하도록 동작하는 상기 카운터;
    상기 제2 멀티플렉서 출력에 결합된 입력, 및 출력을 갖는 제2 어레이로서, 상기 제2 어레이는 일련의 지연 요소들을 가지며, 상기 지연 요소들 각각은 점진적으로 증가하는 지연량을 출력 신호에 제공하는 것인, 상기 제2 어레이; 및
    상기 카운터 출력에 결합된 입력을 갖는 측정 회로로서, 상기 설정된 갯수의 클럭 싸이클만에 상기 주기적 기준 신호가 전파해간 상기 제1 어레이 지연 요소들의 갯수를 측정하도록 동작하고, 상기 갯수와 동일한 지연 요소들을 통해 신호가 전파하도록 상기 제2 어레이를 설정하도록 더 동작하는 상기 측정 회로
    를 포함하는 것인, 컴퓨터 시스템.
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