JP3539494B2 - Clock distribution circuit, distribution method, and clock supply circuit - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、回路間を接続する伝送路を介して双方向にデータの伝送を行うデータ伝送回路にクロックを分配するクロック分配回路及び分配方法並びにクロック供給回路に関し、特に、高速なデータを伝送するデータ伝送回路にクロックを分配するクロック分配回路及び分配方法並びにクロック供給回路に関する。
【０００２】
【従来の技術】
従来から、データ伝送回路が伝送するデータの伝送タイミングをとる手段として、係るデータ伝送回路に一定の間隔でクロックを分配するクロック分配回路が広く用いられている。そのような従来のクロック分配回路につき、図面を参照して以下に説明する。図５は、従来のデータ伝送回路に用いられるクロック分配回路を示す回路構成図である。
【０００３】
図５に示すように、従来のクロック分配回路は、伝送路長がＬであるデータ配線２０３を介して接続された回路Ａ２０１及び回路Ｂ２０２に接続された方向制御部２０４及びクロック供給回路２０５から構成される。
方向制御部２０４は、回路Ａ２０１及び回路Ｂ２０２に接続された制御配線と、回路Ａ２０１及び回路Ｂ２０２の伝送の方向を制御する制御機能とを備える。クロック供給回路２０５は、回路Ａ２０１及び回路Ｂ２０２に接続されたクロック配線Ｌ１、Ｌ２と、クロック配線Ｌ１、Ｌ２に同じタイミングでクロックを出力するクロック供給機能とを備える。
図５に示すように、従来のクロック分配回路は、伝送路長がＬであるデータ配線２０３を介して接続された回路Ａ２０１及び回路Ｂ２０２に接続され、回路Ａ２０１及び回路Ｂ２０２の伝送の方向を制御する方向制御部２０４と、回路Ａ２０１及び回路Ｂ２０２にそれぞれクロック配線Ｌ１、Ｌ２を介して接続され、クロック配線Ｌ１、Ｌ２に同じタイミングでクロックを出力するクロック供給回路２０５とから構成される。
【０００４】
次に、上述のクロック分配回路を用いたクロック分配方法の動作につき、図６を参照して以下に説明する。
なお、ここでは回路Ａ２０１から回路Ｂ２０２にデータを伝送する場合について説明する。他方、回路Ｂ２０２から回路Ａ２０１にデータを伝送する場合については、前記回路Ａ２０１から回路Ｂ２０２にデータを伝送する場合と同様な動作をするため説明を省略する。
図６は、回路Ａ２０１及び回路Ｂ２０２に入力されるクロック及び回路Ａ２０１から回路Ｂ２０２へ伝送されるデータを示すタイミング図である。図６の縦軸はそれぞれ、回路Ａ２０１に入力されるクロック、回路Ａ２０１から出力されるデータ、回路Ｂ２０２に入力されるデータ及び回路Ｂ２０２に入力されるクロックの波形を表し、横軸は時間（ｔ０、ｔ１、ｔ２、ｔ３・・・・）を表す。
【０００５】
まず、方向制御部２０４がデータ伝送方向を回路Ａ２０１から回路Ｂ２０２への方向に制御し、クロック供給回路２０５がクロックを出力する。（クロックの出力）
次に、前記クロックを入力した回路Ａ２０１は、係るクロックが立ち上がるタイミングを契機として、回路Ａ２０１の内部素子を介してデータを出力する。図６に示すように、係るデータの出力には、回路Ａ２０１の内部素子を介することによる素子遅延時間（以下ｔｐｄＡとする。）が含まれるため、回路Ａ２０１にてクロックが立ち上がるタイミングと比較するとｔｐｄＡ分タイミングが遅れている。（回路Ａ２０１によるデータの出力）
次に、回路Ａ２０１から出力されたデータは、データ配線２０３を介して回路Ｂ２０２によって入力される。図６に示すように、係るデータの入力には、データ配線２０３を介することによる配線遅延時間（以下ｔｐｄＬとする。）が含まれるため、回路Ａから出力されたデータのタイミングと比較するとｔｐｄＬ分タイミングが遅れている。（回路Ｂ２０２によるデータの入力）
さらに、前記クロックを入力した回路Ｂ２０２は、係るクロックが立ち上がるタイミングを契機として、回路Ｂ２０２がデータの取り込みを行う。図６に示すように、回路Ｂ２０２にてクロックが立ち上がるタイミングは、回路Ａ２０１にてクロックが立ち上がるタイミングを基準とするとクロック配線の配線遅延時間（以下ｔｓｋｅｗとする。）分タイミングが遅れている。（回路Ｂ２０２によるデータの取り込み）
【０００６】
【発明が解決しようとする課題】
上述のように、データは、回路の素子遅延時間、データ配線の配線遅延時間及びクロック配線遅延時間等の影響を受けながら送信側の回路Ａから受信側の回路Ｂに伝送される。なかでも、データ伝送にとってデータ配線の配線遅延時間による影響がもっとも大きいが、従来のクロック周波数は低い帯域であったため、前記データ配線遅延時間はクロックの周期と比較して十分短かく、受信側の回路Ｂのデータの取り込みに悪影響を及ぼす程のものではなかった。
しかし、近年のクロックの高速化による高速データ伝送の要求が高くなり、クロックの周期に対して伝送路の配線遅延時間を無視することができなくなってきている。すなわち、配線遅延時間による伝送データの遅れによって、受信側の回路Ｂのデータの取り込みが的確に行われない場合が想定される。
【０００７】
本発明は上述の問題に鑑みてなされたものであり、高速の双方向データ伝送において、伝送信号の周波数及び伝送路の配線長に制限されないデータ伝送回路に用いられるクロック分配回路及び分配方法並びにクロック供給回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
前記課題を解決する本出願第１の発明のクロック分配回路は、伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路にクロックを分配するクロック分配回路であって、出力したクロックを回帰させるフィードバックループを備え、外部から供給されたクロックと前記フィードバックループを回帰させたクロックとの位相を合わせ、係る位相を合わせたクロックを出力する第１のＰＬＬ回路及び第２のＰＬＬ回路と、前記２つのＰＬＬ回路に接続され、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路とを備えるクロック供給回路と、前記第１の伝送回路と前記第１のセレクター回路とを接続する第１のクロック配線と、前記第２の伝送回路と前記第２のセレクター回路とを接続する第２のクロック配線とを備え、前記第１のクロック線の長さと前記第２のクロック線の長さとがほぼ等しく、前記第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が、前記伝送路の長さにほぼ等しいことを特徴とする。
【０００９】
したがって、本出願第１の発明のクロック分配回路によれば、第１のクロック線の長さと第２のクロック線の長さとがほぼ等しく、且つ、第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が伝送路の長さにほぼ等しくなる様に配線長制御され、制御信号に基づいて入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路が設けられているので、送信側の伝送回路に分配されるクロックは、受信側の伝送回路に分配されるクロックと比較して、データが伝送路を伝播する時間進んだ位相とすることができる。すなわち、データ伝送路の配線長がいくら長くなっても受信側の伝送回路に分配されるクロックとデータの位相関係に伝送路の配線遅延の影響がなく、伝送周波数が伝送路の配線長に依存されないので、高速データに対しても的確にデータ伝送を行うことができる。
【００１０】
本出願第２の発明のクロック分配回路は、伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路にクロックを分配するクロック分配回路であって、外部から供給されたクロックの伝送路であって、２つに分岐された第1のクロック伝送路及び第2のクロック伝送路と、前記２つのクロック伝送路に接続され、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路と、前記第１の伝送回路と前記第１のセレクター回路とを接続する第１のクロック配線と、前記第２の伝送回路と前記第２のセレクター回路とを接続する第２のクロック配線と、第１の伝送回路及び第２の伝送回路に接続され、一方の伝送回路から出力されたデータが他方の伝送回路に入力されるまでの時間を計測する計測手段と、前記計測手段によって計測された時間に基づいて、クロックを遅延させる遅延ロックループ回路とを備え、前記遅延ロックループ回路が、前記第１のクロック伝送路及び第２のクロック伝送路のうち、どちらか一方に配置されたことを特徴とする。
【００１１】
したがって、本出願第２の発明のクロック分配回路によれば、計測手段によって計測された時間に基づいてクロックを遅延させる遅延ロックループ回路が、第１のクロック伝送路及び第２のクロック伝送路のうちどちらか一方に配置され、制御信号に基づいて入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路が設けられているので、送信側の伝送回路に分配されるクロックは、受信側の伝送回路に分配されるクロックと比較して、データが伝送路を伝播する時間進んだ位相とすることができる。すなわち、データ伝送路の配線長がいくら長くなっても受信側の伝送回路に分配されるクロックとデータの位相関係に伝送路の配線遅延の影響がなく、伝送周波数が伝送路の配線長に依存されないので、高速データに対しても的確にデータ伝送を行うことができる。
【００１２】
本出願第３の発明のクロック分配方法は、伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路にクロックを分配するクロック分配回路を用いたクロック分配方法であって、前記クロック分配回路が、出力したクロックを回帰させるフィードバックループを備えた第１のＰＬＬ回路及び第２のＰＬＬ回路と、前記２つのＰＬＬ回路に接続された第１のセレクター回路及び第２のセレクター回路とを備えるクロック供給回路と、前記第１の伝送回路と前記第１のセレクター回路とを接続する第１のクロック配線と、前記第２の伝送回路と前記第２のセレクター回路とを接続する第２のクロック配線とを備え、前記第１のクロック線の長さと前記第２のクロック線の長さとがほぼ等しく、前記第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が、前記伝送路の長さにほぼ等しく設定されてなり、外部から供給されたクロックと前記フィードバックループを回帰させたクロックとの位相を合わせ、係る位相を合わせたクロックを前記第１のＰＬＬ回路及び第２のＰＬＬ回路にて出力するステップと、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを前記第１のセレクター回路及び第２のセレクター回路にて出力するステップとからなることを特徴とする。
【００１３】
したがって、本出願第３の発明のクロック分配方法によれば、外部から供給されたクロックと配線長制御されたフィードバックループを回帰させたクロックとの位相を合わせ、係る位相を合わせたクロックを第１のＰＬＬ回路及び第２のＰＬＬ回路にて出力し、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを前記第１のセレクター回路及び第２のセレクター回路にて出力するので、送信側の伝送回路に分配されるクロックは、受信側の伝送回路に分配されるクロックと比較して、データが伝送路を伝播する時間進んだ位相とすることができる。すなわち、データ伝送路の配線長がいくら長くなっても受信側の伝送回路に分配されるクロックとデータの位相関係に伝送路の配線遅延の影響がなく、伝送周波数が伝送路の配線長に依存されないので、高速データに対しても的確にデータ伝送を行うことができる。
【００１４】
本出願第４の発明のクロック分配方法は、伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路にクロックを分配するクロック分配回路を用いたクロック分配方法であって、前記クロック分配回路が、外部から供給されたクロックの伝送路であって２つに分岐された第1のクロック伝送路及び第2のクロック伝送路と、前記２つのクロック伝送路に接続された第１のセレクター回路及び第２のセレクター回路と、前記第１の伝送回路と前記第１のセレクター回路とを接続する第１のクロック配線と、前記第２の伝送回路と前記第２のセレクター回路とを接続する第２のクロック配線と、第１の伝送回路及び第２の伝送回路に接続された計測手段と、前記第１のクロック伝送路及び第２のクロック伝送路のうち、どちらか一方に配置された遅延ロックループ回路とを備え、一方の伝送回路から出力されたデータが他方の伝送回路に入力されるまでの時間を前記計測手段にて計測するステップと、前記計測手段によって計測された時間に基づいて、クロックを前記遅延ロックループ回路にて遅延させるステップと、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを前記第１のセレクター回路及び第２のセレクター回路にて出力するステップとからなることを特徴とする。
【００１５】
したがって、本出願第４の発明のクロック分配方法によれば、一方の伝送回路から出力されたデータが他方の伝送回路に入力されるまでの時間を計測手段にて計測し、計測手段によって計測された時間に基づいて、クロックを遅延ロックループ回路にて遅延させ、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを第１のセレクター回路及び第２のセレクター回路にて出力するので、送信側の伝送回路に分配されるクロックは、受信側の伝送回路に分配されるクロックと比較して、データが伝送路を伝播する時間進んだ位相とすることができる。すなわち、データ伝送路の配線長がいくら長くなっても受信側の伝送回路に分配されるクロックとデータの位相関係に伝送路の配線遅延の影響がなく、伝送周波数が伝送路の配線長に依存されないので、高速データに対しても的確にデータ伝送を行うことができる。
【００１６】
本出願第５の発明のクロック供給回路は、伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路のそれぞれに接続されたクロック配線にクロックを供給するクロック供給回路であって、出力したクロックを回帰させるフィードバックループを備え、外部から供給されたクロックと前記フィードバックループを回帰させたクロックとの位相を合わせ、係る位相を合わせたクロックを出力する第１のＰＬＬ回路及び第２のＰＬＬ回路と、前記２つのＰＬＬ回路に接続され、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路とを備え、前記第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が、前記伝送路の長さにほぼ等しいことを特徴とする。
【００１７】
したがって、本出願第５の発明のクロック供給回路によれば、第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が伝送路の長さにほぼ等しくなる様に配線長制御され、制御信号に基づいて入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路が設けられているので、送信側の伝送回路に供給されるクロックは、受信側の伝送回路に供給されるクロックと比較して、データが伝送路を伝播する時間進んだ位相とすることができる。すなわち、データ伝送路の配線長がいくら長くなっても受信側の伝送回路に供給されるクロックとデータの位相関係に伝送路の配線遅延の影響がなく、伝送周波数が伝送路の配線長に依存されないので、高速データに対しても的確にデータ伝送を行うことができる。
【００１８】
本出願第６の発明のクロック供給回路は、伝送路を介して相互に接続され、双方向にデータの伝送を行う第１の伝送回路及び第２の伝送回路のそれぞれに接続されたクロック配線にクロックを供給するクロック供給回路であって、外部から供給されたクロックの伝送路であって、２つに分岐された第1のクロック伝送路及び第2のクロック伝送路と、前記２つのクロック伝送路に接続され、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路と、第１の伝送回路及び第２の伝送回路に接続され、一方の伝送回路から出力されたデータが他方の伝送回路に入力されるまでの時間を計測する計測手段と、前記計測手段によって計測された時間に基づいて、クロックを遅延させる遅延ロックループ回路とを備え、前記遅延ロックループ回路が、前記第１のクロック伝送路及び第２のクロック伝送路のうち、どちらか一方に配置されたことを特徴とする。
【００１９】
したがって、本出願第６の発明のクロック供給回路によれば、計測手段によって計測された時間に基づいてクロックを遅延させる遅延ロックループ回路が、第１のクロック伝送路及び第２のクロック伝送路のうちどちらか一方に配置され、制御信号に基づいて入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路が設けられているので、送信側の伝送回路に供給されるクロックは、受信側の伝送回路に供給されるクロックと比較して、データが伝送路を伝播する時間進んだ位相とすることができる。すなわち、データ伝送路の配線長がいくら長くなっても受信側の伝送回路に供給されるクロックとデータの位相関係に伝送路の配線遅延の影響がなく、伝送周波数が伝送路の配線長に依存されないので、高速データに対しても的確にデータ伝送を行うことができる。
【００２０】
【発明の実施の形態】
以下に本発明の一実施の形態のクロック分配回路につき図面を参照して説明する。以下は本発明の一実施形態であって本発明を限定するものではない。
【００２１】
（実施の形態１）
まず、本発明の実施の形態１のクロック分配回路の構成について、図１を参照して説明する。図１は、本発明の実施の形態１のデータ伝送回路に用いられるクロック分配回路を示す回路構成図である。
【００２２】
本実施の形態１のクロック分配回路は、以下の環境で実現する。
図１に示すように、本発明のクロック分配回路は、伝送路長がＬであるデータ配線１０３を介して接続された回路Ａ１０１及び回路Ｂ１０２に接続された方向制御部１０４及びクロック供給回路１０５から構成される。
方向制御部１０４は、回路Ａ１０１、回路Ｂ１０２及びクロック供給回路１０５に接続された制御配線と、回路Ａ１０１及び回路Ｂ１０２の伝送の方向を制御する制御機能とを備える。
クロック供給回路１０５は、クロックＣＬＫが供給され、２つのＰＬＬ回路（ＰＬＬ１、ＰＬＬ２）と、回路Ａ１０１及び回路Ｂ１０２にそれぞれ配線長制御されて接続されたクロック配線Ｌ１、Ｌ２と、同じく配線長制御されたＰＬＬ回路のフィードバックループＬａ、Ｌｂと、方向制御部１０４からの指示に基づいて出力クロックの切替えを行うセレクター回路（ＳＥＬ１、ＳＥＬ２）とを備える。また、配線長制御された配線の配線長は、クロック配線Ｌ１＝クロック配線Ｌ２、ＰＬＬ１のフィードバックループＬａ−ＰＬＬ２のフィードバックループＬｂ＝データ配線長Ｌ（ＰＬＬ１のフィードバックループＬａ＝データ配線長Ｌ＋ＰＬＬ２のフィードバックループＬｂ）を満足するように設定する。
【００２３】
また、ＰＬＬ１及びＰＬＬ２には共通のクロックが供給され、ＰＬＬ１にはフィードバックループＬａを介してＰＬＬ１へ戻され、ＰＬＬ２にはフィードバックループＬｂによりＰＬＬ２へ戻される。ＰＬＬ１及びＰＬＬ２はそれぞれ共通に供給されたクロックＣＬＫとフィードバックループにより戻されたクロックとの位相を合わせるように動作を行う。一方、ＰＬＬ１及びＰＬＬ２の出力はそれぞれＳＥＬ１及びＳＥＬ２に入力され、ＳＥＬ１及びＳＥＬ２は方向制御部１０４からの指示が回路Ａ１０１から回路Ｂ１０２への伝送指示であった場合には、ＰＬＬ１からの出力をクロック配線Ｌ１へ出力し、ＰＬＬ２からの出力をクロック配線Ｌ２へ出力する。また、方向制御部１０４からの指示が回路Ｂ１０２から回路Ａ１０１への伝送支持であった場合には、ＰＬＬ１からの出力をクロック配線Ｌ２へ出力し、ＰＬＬ２からの出力をクロック配線Ｌ２へ出力する。
なお、ＰＬＬ、セレクター回路は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成は省略する。
【００２４】
次に、上述のデータ伝送回路に用いられるクロック分配回路の動作につき、図面を参照して以下に説明する。
まず、回路Ａ１０１から回路Ｂ１０２にデータを伝送する場合について図１及び図２を参照して説明する。図２は、回路Ａ１０１及び回路Ｂ１０２に入力されるクロック及び回路Ａ１０１から回路Ｂ１０２へ伝送されるデータを示すタイミング図である。図２の縦軸はそれぞれ、回路Ａ１０１に入力されるクロック、回路Ａ１０１から出力されるデータ、回路Ｂ１０２に入力されるデータ及び回路Ｂ１０２に入力されるクロックの波形を表し、横軸は時間（ｔ０、ｔ１、ｔ２、ｔ３・・・・）を表す。
【００２５】
図１に示すように、フィードバックループ配線Ｌａ、Ｌｂの配線長を、Ｌａ−Ｌｂ＝Ｌ（Ｌａ＝Ｌ＋Ｌｂ）と設定することにより、ＰＬＬ１の出力クロックはＰＬＬ２の出力クロックよりも常に伝送路Lを信号が進む時間（以下ｔｐｄLとする。）分位相が進んだクロックとなる。
一方、方向制御部１０４がデータ伝送方向を回路Ａ１０１から回路Ｂ１０２への方向に制御すると共に、ＳＥＬ１の出力がＰＬＬ１の出力、ＳＥＬ２の出力がＰＬＬ２の出力となるようにＳＥＬ１及びＳＥＬ２を制御する。したがって、クロック配線Ｌ１、Ｌ２の配線長がＬ１＝Ｌ２であることから回路A１０１、及び回路B１０２へ入力されるクロックは回路Aに入力されるクロックが回路Bへ入力されるクロックに対して伝送路Ｌを信号が進む時間（以下ｔｐｄLという。）分位相が進んだクロックとなる。
【００２６】
伝送されるデータは回路A１０１に入力されたクロックから回路Aの素子遅延時間（以下ｔｐｄＡという。）後、回路A１０１のデータ出力部から出力され、更にｔｐｄL時間後に回路B１０２の入力部に到達する。回路B１０２へ到達したデータは、回路A１０１がデータ出力したクロックよりｔｐｄＡ+ｔｐｄＬ時間位相が遅れているが回路Ｂ１０２の入力クロックも回路Ａ１０１がデータ出力したクロックよりｔｐｄＬ分位相が遅れているため、回路Ｂ１０２でのクロックとデータの位相関係は回路Ａ１０１出力時と同様にクロックの立ち上がりよりｔｐｄＡ時間データの位相が遅れたタイミングとなる。データ取り込み自体は次のクロックで回路Ｂ１０２へ取り込まれるためホールド時間、セットアップ時間は共に満足した伝送となる。
【００２７】
次に、回路Ｂ１０２から回路Ａ１０１にデータを伝送する場合について図１及び図３を参照して説明する。図３は、回路Ａ１０１及び回路Ｂ１０２に入力されるクロック及び回路Ｂ１０２から回路Ａ１０１へ伝送されるデータを示すタイミング図である。図３の縦軸はそれぞれ、回路Ｂ１０２に入力されるクロック、回路Ｂ１０２から出力されるデータ、回路Ａ１０１に入力されるデータ及び回路Ａ１０１に入力されるクロックの波形を表し、横軸は時間（ｔ０、ｔ１、ｔ２、ｔ３・・・・）を表す。
【００２８】
まず、方向制御部１０４がデータ伝送方向を回路Ｂ１０２から回路Ａ１０１への方向に制御すると共に、ＳＥＬ１の出力がＰＬＬ２の出力、ＳＥＬ２の出力がＰＬＬ１の出力となるようにＳＥＬ１及びＳＥＬ２を制御する。したがって、クロック配線Ｌ１、Ｌ２の配線長がＬ１＝Ｌ２であることから回路A１０１、及び回路B１０２へ入力されるクロックは回路Ｂに入力されるクロックが回路Ａへ入力されるクロックに対してｔｐｄL分位相が進んだクロックとなる。
【００２９】
伝送されるデータは回路Ｂ１０２に入力されたクロックから回路Ｂ１０２の素子遅延時間（以下ｔｐｄＢとする。）後、回路Ｂ１０２のデータ出力部から出力され、更にｔｐｄL時間後に回路Ａ１０１の入力部に到達する。回路Ａ１０１へ到達したデータは、回路Ｂ１０２がデータ出力したクロックよりｔｐｄＢ+ｔｐｄＬ時間位相が遅れているが回路Ａ１０１の入力クロックも回路Ｂ１０２がデータ出力したクロックよりｔｐｄＬ分位相が遅れているため、回路Ａ１０１でのクロックとデータの位相関係は回路Ｂ１０２出力時と同様にクロックの立ち上がりのｔｐｄＢ時間後からデータが存在することになる。データ取り込み自体は次のクロックで回路Ａ１０１へ取り込まれるためホールド時間、セットアップ時間は共に満足した伝送となる。
【００３０】
従って回路Ａ１０１から回路Ｂ１０２への伝送、及び回路Ｂ１０２から回路Ａ１０１への伝送それぞれの方向の伝送に対して送信出力のクロック、データの位相関係をそのまま受信回路のクロック、データの位相関係として伝送することができるため、周波数、及び伝送路の配線長に依存しない高速データ伝送を実現することが可能となる。
【００３１】
（実施の形態２）
次に、本発明の実施の形態２のクロック分配回路の構成について、図４を参照して説明する。図４は、本発明の実施の形態２のデータ伝送回路に用いられるクロック分配回路を示す回路構成図である。
本発明の実施の形態２のクロック分配回路の構成につき、実施の形態１と異なる構成について以下に説明する。
【００３２】
実施の形態１のクロック分配回路では、回路Ａ１０１及び回路Ｂ１０２の２つの出力クロック間に伝送路の配線長相当の位相差を与える回路構成として、クロック供給回路１０５が、２つのＰＬＬ回路と、配線長制御されたＰＬＬ回路のフィードバックループＬａ、Ｌｂを備えていた。これに対し、実施の形態２のクロック分配回路では、クロック供給回路１１５が、回路Ａ１０１及び回路Ｂ１０２の入出力部に接続され、回路Ａ１０１から出力されたデータが回路Ｂ１０２に入力されるまでの時間及び回路Ｂ１０２から出力されたデータが回路Ａ１０１に入力されるまでの時間を計測する計測手段１１７と、計測手段１１７によって計測された時間に基づいて、クロックをその時間分遅延させる遅延ロックループ回路１１８とを備える。
従って、このクロック供給回路１１５を用いたデータ伝送回路の動作タイミング図も図２及び図３のようになる。即ち、伝送クロックの周波数、伝送線路の配線長に依存されない高速双方向データ伝送を行うことができる。
【００３３】
【発明の効果】
したがって、本発明のクロック分配回路によれば、第１のクロック線の長さと第２のクロック線の長さとがほぼ等しく、且つ、第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が伝送路の長さにほぼ等しくなる様に配線長制御され、制御信号に基づいて入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路が設けられているので、送信側の伝送回路に分配されるクロックは、受信側の伝送回路に分配されるクロックと比較して、データが伝送路を伝播する時間進んだ位相とすることができる。すなわち、データ伝送路の配線長がいくら長くなっても受信側の伝送回路に分配されるクロックとデータの位相関係に伝送路の配線遅延の影響がなく、伝送周波数が伝送路の配線長に依存されないので、高速データに対しても的確にデータ伝送を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１のデータ伝送回路に用いられるクロック分配回路を示す回路構成図である。
【図２】本発明の実施の形態１のクロック分配回路をデータ伝送回路に用いた場合における回路Ａ及び回路Ｂに入力されるクロック及び回路Ａから回路Ｂへ伝送されるデータを示すタイミング図である。
【図３】本発明の実施の形態１のクロック分配回路をデータ伝送回路に用いた場合における回路Ａ及び回路Ｂに入力されるクロック及び回路Ｂから回路Ａへ伝送されるデータを示すタイミング図である。
【図４】本発明の実施の形態２のデータ伝送回路に用いられるクロック分配回路を示す回路構成図である。
【図５】従来のデータ伝送回路に用いられるクロック分配回路を示す回路構成図である。
【図６】従来のクロック分配回路をデータ伝送回路に用いた場合における回路Ａ及び回路Ｂに入力されるクロック及び回路Ａから回路Ｂへ伝送されるデータを示すタイミング図である。
【符号の説明】
１０１・・・回路Ａ
１０２・・・回路Ｂ
１０３・・・データ配線
１０４・・・方向制御部
１０５、１１５・・・クロック供給回路
１１７・・・計測手段
１１８・・・遅延ロックループ回路
ＰＬＬ１、ＰＬＬ２・・・ＰＬＬ回路
ＳＥＬ１、ＳＥＬ２・・・セレクター回路
Ｌａ・・・ＰＬＬ１のフィードバックループ
Ｌｂ・・・ＰＬＬ２のフィードバックループ
Ｌ・・・データ配線の長さ
ＣＬＫ・・・供給されるクロック
ｔｐｄＡ・・・回路Ａの素子遅延時間
ｔｐｄＢ・・・回路Ｂの素子遅延時間
ｔｐｄＬ・・・データ配線遅延時間[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a clock distribution circuit, a distribution method, and a clock supply circuit for distributing a clock to a data transmission circuit that bidirectionally transmits data via a transmission line that connects circuits, and particularly to high-speed data transmission. The present invention relates to a clock distribution circuit that distributes a clock to a data transmission circuit, a distribution method, and a clock supply circuit.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, a clock distribution circuit that distributes a clock to a data transmission circuit at a constant interval has been widely used as a means for setting a transmission timing of data transmitted by the data transmission circuit. Such a conventional clock distribution circuit will be described below with reference to the drawings. FIG. 5 is a circuit diagram showing a clock distribution circuit used in a conventional data transmission circuit.
[0003]
As shown in FIG. 5, the conventional clock distribution circuit includes a direction control unit 204 and a clock supply circuit 205 connected to a
The direction control unit 204 includes control wiring connected to the circuits A201 and B202, and a control function for controlling the transmission direction of the circuits A201 and B202. The clock supply circuit 205 has clock wirings L1 and L2 connected to the circuit A201 and the circuit B202, and a clock supply function of outputting a clock to the clock wirings L1 and L2 at the same timing.
As shown in FIG. 5, the conventional clock distribution circuit is connected to a
[0004]
Next, the operation of the clock distribution method using the above-described clock distribution circuit will be described below with reference to FIG.
Here, a case where data is transmitted from the circuit A201 to the circuit B202 will be described. On the other hand, when data is transmitted from the circuit B202 to the circuit A201, the operation is the same as that in the case where data is transmitted from the circuit A201 to the circuit B202, and a description thereof will be omitted.
FIG. 6 is a timing chart showing clocks input to the circuits A201 and B202 and data transmitted from the circuit A201 to the circuit B202. 6, the vertical axis represents the waveform of the clock input to the circuit A201, the data output from the circuit A201, the data input to the circuit B202, and the waveform of the clock input to the circuit B202, and the horizontal axis represents the time (t0). , T1, t2, t3,...).
[0005]
First, the direction control unit 204 controls the data transmission direction from the circuit A201 to the circuit B202, and the clock supply circuit 205 outputs a clock. (Clock output)
Next, the circuit A201 to which the clock is input outputs data via an internal element of the circuit A201 when the clock rises. As shown in FIG. 6, the output of the data includes an element delay time (hereinafter referred to as tpdA) caused by passing through an internal element of the circuit A201. Minute timing is late. (Output of data by circuit A201)
Next, data output from the
Further, the circuit B202 to which the clock is input captures data at the timing when the clock rises. As shown in FIG. 6, the timing at which the clock rises in the circuit B202 is delayed from the timing at which the clock rises in the circuit A201 by a wiring delay time (hereinafter referred to as tskew) of the clock wiring. (Data fetch by circuit B202)
[0006]
[Problems to be solved by the invention]
As described above, data is transmitted from the circuit A on the transmitting side to the circuit B on the receiving side under the influence of the element delay time of the circuit, the wiring delay time of the data wiring, the clock wiring delay time, and the like. Among them, the data transmission is most affected by the wiring delay time of the data wiring, but since the conventional clock frequency is in a low band, the data wiring delay time is sufficiently short as compared with the clock cycle, and the reception side has This was not so bad as to adversely affect the data acquisition of the circuit B.
However, the demand for high-speed data transmission due to the recent increase in clock speed has increased, and it has become impossible to ignore the wiring delay time of the transmission line with respect to the clock cycle. That is, it is assumed that the data of the circuit B on the receiving side is not accurately captured due to the delay of the transmission data due to the wiring delay time.
[0007]
The present invention has been made in view of the above-described problems, and has a clock distribution circuit, a distribution method, and a clock used in a data transmission circuit that is not limited by a frequency of a transmission signal and a wiring length of a transmission line in high-speed bidirectional data transmission. It is an object to provide a supply circuit.
[0008]
[Means for Solving the Problems]
A clock distribution circuit according to a first aspect of the present invention that solves the above-mentioned problems is connected to each other via a transmission line, and distributes a clock to a first transmission circuit and a second transmission circuit that perform bidirectional data transmission. A clock distribution circuit that includes a feedback loop that returns the output clock, adjusts the phases of the clock supplied from the outside and the clock that returns the feedback loop, and outputs a clock with the same phase. One of two input clocks based on a control signal input from a first PLL circuit and a second PLL circuit and a direction control unit connected to the two PLL circuits and controlling a data transmission direction. A clock supply circuit including a first selector circuit and a second selector circuit for outputting a clock signal, the first transmission circuit and the second A first clock line connecting the second transmission circuit and the second selector circuit, and a second clock line connecting the second transmission circuit and the second selector circuit. The length of the second clock line is substantially equal, and the difference between the length of the feedback loop of the first PLL circuit and the length of the feedback loop of the second PLL circuit is substantially equal to the length of the transmission line. Features.
[0009]
Therefore, according to the clock distribution circuit of the first invention of the present application, the length of the first clock line is substantially equal to the length of the second clock line, and the length of the feedback loop of the first PLL circuit is equal to the length of the first PLL line. The first circuit outputs a first clock out of two clocks input based on a control signal, the wiring length being controlled such that the difference between the feedback loop length of the two PLL circuits and the length of the feedback loop is substantially equal to the length of the transmission line. Is provided, the clock distributed to the transmission circuit on the transmission side is compared with the clock distributed to the transmission circuit on the reception side, and the data propagates through the transmission path. The phase can be advanced in time. That is, no matter how long the wiring length of the data transmission line becomes, the phase relationship between the clock and data distributed to the receiving-side transmission circuit is not affected by the transmission line wiring delay, and the transmission frequency depends on the transmission line wiring length. Therefore, data transmission can be accurately performed even for high-speed data.
[0010]
A clock distribution circuit according to a second invention of the present application is a clock distribution circuit that is connected to each other via a transmission line and distributes a clock to a first transmission circuit and a second transmission circuit that perform bidirectional data transmission. A first clock transmission line and a second clock transmission line, which are divided into two, a transmission line of a clock supplied from outside, and a data transmission line connected to the two clock transmission lines. A first selector circuit and a second selector circuit that output one of two input clocks based on a control signal input from a direction control unit that controls a direction; and the first transmission circuit. A first clock line connecting the second transmission circuit and the first selector circuit; a second clock line connecting the second transmission circuit and the second selector circuit; a first transmission circuit and a second transmission line. Biography of A measuring unit connected to the circuit and measuring a time until data output from one transmission circuit is input to the other transmission circuit; and a delay for delaying a clock based on the time measured by the measuring unit. And a lock loop circuit, wherein the delay lock loop circuit is arranged on one of the first clock transmission line and the second clock transmission line.
[0011]
Therefore, according to the clock distribution circuit of the second invention of the present application, the delay lock loop circuit that delays the clock based on the time measured by the measuring means is provided by the first clock transmission path and the second clock transmission path. Since the first selector circuit and the second selector circuit which are arranged in one of them and output one of the two clocks inputted based on the control signal are provided, the transmission circuit on the transmission side is provided. Can be a phase advanced in time for the data to propagate through the transmission path, as compared to the clock distributed to the transmission circuit on the receiving side. That is, no matter how long the wiring length of the data transmission line becomes, the phase relationship between the clock and data distributed to the receiving-side transmission circuit is not affected by the transmission line wiring delay, and the transmission frequency depends on the transmission line wiring length. Therefore, data transmission can be accurately performed even for high-speed data.
[0012]
The clock distribution method according to the third invention of the present application includes a clock distribution circuit that is mutually connected via a transmission path and distributes a clock to a first transmission circuit and a second transmission circuit that perform bidirectional data transmission. A clock distribution method, wherein the clock distribution circuit includes a first PLL circuit and a second PLL circuit each having a feedback loop for returning an output clock, and a first PLL circuit connected to the two PLL circuits. A clock supply circuit including a selector circuit and a second selector circuit, a first clock wiring connecting the first transmission circuit and the first selector circuit, the second transmission circuit and the second transmission circuit. A second clock line for connecting the first clock line and the second clock line, wherein the length of the first clock line is substantially equal to the length of the second clock line, and The difference between the length of the feedback loop of the L circuit and the length of the feedback loop of the second PLL circuit is set to be substantially equal to the length of the transmission line, and the clock supplied from the outside and the feedback loop are returned. Outputting the clock with the phase adjusted by the first PLL circuit and the second PLL circuit, and a control signal input from a direction control unit for controlling a data transmission direction. And outputting one of the two input clocks by the first selector circuit and the second selector circuit based on
[0013]
Therefore, according to the clock distribution method of the third invention of the present application, the phase of the clock supplied from the outside is matched with the phase of the clock regressed from the feedback loop of which the wiring length is controlled, and the clock having the phase is set to the first. The first and second PLL circuits output one of the two input clocks based on a control signal input from a direction control unit that controls a data transmission direction. Since the output is performed by the selector circuit and the second selector circuit, the clock distributed to the transmission circuit on the transmission side is advanced in time for data to propagate through the transmission path as compared with the clock distributed to the transmission circuit on the reception side. Phase. That is, no matter how long the wiring length of the data transmission line becomes, the phase relationship between the clock and data distributed to the receiving-side transmission circuit is not affected by the transmission line wiring delay, and the transmission frequency depends on the transmission line wiring length. Therefore, data transmission can be accurately performed even for high-speed data.
[0014]
A clock distribution method according to a fourth aspect of the present invention includes a clock distribution circuit that is connected to each other via a transmission path and distributes a clock to a first transmission circuit and a second transmission circuit that perform bidirectional data transmission. A clock distribution method used, wherein the clock distribution circuit is a transmission line for a clock supplied from the outside and is divided into two, a first clock transmission line and a second clock transmission line; A first selector circuit and a second selector circuit connected to the two clock transmission lines, a first clock wiring connecting the first transmission circuit and the first selector circuit, and the second transmission circuit A second clock line connecting a circuit to the second selector circuit; a measuring unit connected to the first transmission circuit and the second transmission circuit; a first clock transmission line and a second clock transmission A delay lock loop circuit disposed on one of the transmission circuits, and measuring the time until the data output from one transmission circuit is input to the other transmission circuit by the measurement unit, A step of delaying a clock by the delay lock loop circuit based on the time measured by the measuring means; and a step of delaying a clock based on a control signal input from a direction control unit for controlling a data transmission direction. Outputting one of the two clocks by the first selector circuit and the second selector circuit.
[0015]
Therefore, according to the clock distribution method of the fourth invention of the present application, the time required for the data output from one transmission circuit to be input to the other transmission circuit is measured by the measuring means, and the time is measured by the measuring means. The clock is delayed by the delay lock loop circuit based on the time, and one of the two input clocks is delayed based on the control signal input from the direction control unit that controls the data transmission direction. Since the output is performed by the first selector circuit and the second selector circuit, the clock distributed to the transmission circuit on the transmission side is compared with the clock distributed to the transmission circuit on the reception side, and the data propagates through the transmission path. The phase can be advanced in time. That is, no matter how long the wiring length of the data transmission line becomes, the phase relationship between the clock and data distributed to the receiving-side transmission circuit is not affected by the transmission line wiring delay, and the transmission frequency depends on the transmission line wiring length. Therefore, data transmission can be accurately performed even for high-speed data.
[0016]
The clock supply circuit according to the fifth invention of the present application is connected to a clock line connected to each of a first transmission circuit and a second transmission circuit that are connected to each other via a transmission path and that perform bidirectional data transmission. A clock supply circuit for supplying a clock, comprising a feedback loop for returning an output clock, matching a phase of an externally supplied clock and a clock for returning the feedback loop, and setting a clock having the same phase. A first PLL circuit and a second PLL circuit for outputting, and two clocks that are input based on a control signal that is connected to the two PLL circuits and that is input from a direction control unit that controls a data transmission direction. A first selector circuit and a second selector circuit for outputting one of the clocks. The difference between the length and the length of the feedback loop of the second PLL circuit Kkurupu, characterized in that approximately equal to the length of the transmission path.
[0017]
Therefore, according to the clock supply circuit of the fifth invention of the present application, the difference between the length of the feedback loop of the first PLL circuit and the length of the feedback loop of the second PLL circuit becomes substantially equal to the length of the transmission path. Since the first selector circuit and the second selector circuit that output one clock of two clocks input based on the control signal are provided as described above, the transmission circuit on the transmission side is provided. The supplied clock can have a phase advanced in time when data propagates through the transmission path as compared with the clock supplied to the transmission circuit on the receiving side. That is, no matter how long the wiring length of the data transmission line becomes, the phase relationship between the clock and the data supplied to the transmission circuit on the receiving side is not affected by the wiring delay of the transmission line, and the transmission frequency depends on the wiring length of the transmission line. Therefore, data transmission can be accurately performed even for high-speed data.
[0018]
The clock supply circuit according to the sixth invention of the present application is connected to a clock line connected to each of a first transmission circuit and a second transmission circuit, which are connected to each other via a transmission line and perform bidirectional data transmission. A clock supply circuit for supplying a clock, comprising: a first clock transmission line and a second clock transmission line that are divided into two, a transmission line for a clock supplied from outside; Selector circuit and a second selector circuit that are connected to a path and output one of two input clocks based on a control signal input from a direction control unit that controls a data transmission direction. A measuring unit connected to the first transmission circuit and the second transmission circuit, for measuring a time until data output from one transmission circuit is input to the other transmission circuit; And a delay lock loop circuit for delaying a clock based on the time measured by the delay lock loop circuit, wherein the delay lock loop circuit is disposed in one of the first clock transmission path and the second clock transmission path. It is characterized by having been done.
[0019]
Therefore, according to the clock supply circuit of the sixth invention of the present application, the delay lock loop circuit that delays the clock based on the time measured by the measuring unit is provided by the first clock transmission path and the second clock transmission path. Since the first selector circuit and the second selector circuit which are arranged in one of them and output one of the two clocks inputted based on the control signal are provided, the transmission circuit on the transmission side is provided. Can be a phase advanced in time for data to propagate through the transmission path as compared to the clock supplied to the transmission circuit on the receiving side. That is, no matter how long the wiring length of the data transmission line becomes, the phase relationship between the clock and the data supplied to the transmission circuit on the receiving side is not affected by the wiring delay of the transmission line, and the transmission frequency depends on the wiring length of the transmission line. Therefore, data transmission can be accurately performed even for high-speed data.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a clock distribution circuit according to an embodiment of the present invention will be described with reference to the drawings. The following is one embodiment of the present invention and does not limit the present invention.
[0021]
(Embodiment 1)
First, the configuration of the clock distribution circuit according to the first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a circuit configuration diagram showing a clock distribution circuit used in the data transmission circuit according to the first embodiment of the present invention.
[0022]
The clock distribution circuit according to the first embodiment is realized in the following environment.
As shown in FIG. 1, the clock distribution circuit of the present invention includes a
The direction control unit 104 includes a control line connected to the circuit A101, the circuit B102, and the
The
[0023]
Further, a common clock is supplied to the PLL1 and the PLL2, the PLL1 is returned to the PLL1 via the feedback loop La, and the PLL2 is returned to the PLL2 via the feedback loop Lb. PLL1 and PLL2 operate so as to match the phases of the clock CLK supplied in common and the clock returned by the feedback loop. On the other hand, the outputs of PLL1 and PLL2 are input to SEL1 and SEL2, respectively. When the instruction from the direction control unit 104 is a transmission instruction from the circuit A101 to the circuit B102, the output from the PLL1 is clocked. Output to the wiring L1, and output from the PLL2 to the clock wiring L2. Further, when the instruction from the direction control unit 104 is to support transmission from the circuit B102 to the circuit A101, the output from the PLL1 is output to the clock wiring L2, and the output from the PLL2 is output to the clock wiring L2.
Note that the PLL and the selector circuit are well known to those skilled in the art and are not directly related to the present invention, so that the detailed configuration is omitted.
[0024]
Next, the operation of the clock distribution circuit used in the above-described data transmission circuit will be described below with reference to the drawings.
First, a case where data is transmitted from the circuit A101 to the circuit B102 will be described with reference to FIGS. FIG. 2 is a timing chart showing clocks input to the circuits A101 and B102 and data transmitted from the circuit A101 to the circuit B102. The vertical axis in FIG. 2 represents the clock input to the circuit A101, the data output from the circuit A101, the data input to the circuit B102, and the waveform of the clock input to the circuit B102, and the horizontal axis represents the time (t0). , T1, t2, t3,...).
[0025]
As shown in FIG. 1, by setting the wiring lengths of the feedback loop wirings La and Lb to be La−Lb = L (La = L + Lb), the output clock of the
On the other hand, the direction control unit 104 controls the data transmission direction from the circuit A101 to the circuit B102, and controls SEL1 and SEL2 so that the output of SEL1 becomes the output of PLL1 and the output of SEL2 becomes the output of PLL2. Accordingly, since the wiring lengths of the clock wirings L1 and L2 are L1 = L2, the clock input to the circuits A101 and B102 is different from the clock input to the circuit A with respect to the clock input to the circuit B by the transmission path. A clock signal whose phase has advanced by L by the time the signal advances (hereinafter referred to as tpdL).
[0026]
The transmitted data is output from the data output unit of the circuit A101 after an element delay time (hereinafter referred to as tpdA) of the circuit A from the clock input to the circuit A101, and reaches the input unit of the circuit B102 after a lapse of tpdL. The data that has arrived at the circuit B102 has a phase delay of tpdA + tpdL from the clock output from the circuit A101, but the input clock of the circuit B102 also has a phase delay tpdL from the clock output from the circuit A101. The phase relationship between the clock and data in B102 is a timing in which the phase of the data is delayed by tpdA time from the rise of the clock, as in the case of the output of the circuit A101. Since the data fetch itself is fetched into the circuit B102 by the next clock, the hold time and the setup time both satisfy the transmission.
[0027]
Next, a case where data is transmitted from the circuit B102 to the circuit A101 will be described with reference to FIGS. FIG. 3 is a timing chart showing clocks input to the circuits A101 and B102 and data transmitted from the circuit B102 to the circuit A101. The vertical axis of FIG. 3 represents the waveform of the clock input to the circuit B102, the data output from the circuit B102, the data input to the circuit A101, and the waveform of the clock input to the circuit A101, and the horizontal axis represents the time (t0). , T1, t2, t3,...).
[0028]
First, the direction control unit 104 controls the data transmission direction from the circuit B102 to the circuit A101, and controls SEL1 and SEL2 so that the output of SEL1 becomes the output of PLL2 and the output of SEL2 becomes the output of PLL1. Therefore, since the wiring lengths of the clock wirings L1 and L2 are L1 = L2, the clock input to the circuits A101 and B102 is equivalent to the clock input to the circuit B by tpdL with respect to the clock input to the circuit A. The clock is advanced in phase.
[0029]
Data to be transmitted is output from the data output unit of the circuit B102 after an element delay time (hereinafter referred to as tpdB) of the circuit B102 from the clock input to the circuit B102, and reaches the input unit of the circuit A101 after a lapse of tpdL. . The data that arrives at the circuit A101 has a tpdB + tpdL time phase delay from the clock output from the circuit B102, but the input clock of the circuit A101 also has a phase delay tpdL from the clock output from the circuit B102. The phase relationship between the clock and data at A101 is such that data exists after tpdB time after the rise of the clock as in the case of output from the circuit B102. Since the data fetch itself is fetched into the circuit A101 by the next clock, the transmission time satisfies both the hold time and the setup time.
[0030]
Therefore, for the transmission in each direction from the circuit A101 to the circuit B102 and from the circuit B102 to the circuit A101, the phase relationship between the clock and the data of the transmission output is transmitted as it is as the phase relationship between the clock and the data of the receiving circuit. Therefore, high-speed data transmission independent of the frequency and the wiring length of the transmission path can be realized.
[0031]
(Embodiment 2)
Next, the configuration of the clock distribution circuit according to the second embodiment of the present invention will be described with reference to FIG. FIG. 4 is a circuit configuration diagram showing a clock distribution circuit used in the data transmission circuit according to the second embodiment of the present invention.
Regarding the configuration of the clock distribution circuit according to the second embodiment of the present invention, a configuration different from that of the first embodiment will be described below.
[0032]
In the clock distribution circuit according to the first embodiment, the
Therefore, the operation timing charts of the data transmission circuit using the clock supply circuit 115 are as shown in FIGS. That is, high-speed bidirectional data transmission independent of the frequency of the transmission clock and the wiring length of the transmission line can be performed.
[0033]
【The invention's effect】
Therefore, according to the clock distribution circuit of the present invention, the length of the first clock line and the length of the second clock line are substantially equal, and the length of the feedback loop of the first PLL circuit and the length of the second PLL circuit A first selector circuit that controls the wiring length so that the difference from the length of the feedback loop becomes substantially equal to the length of the transmission path, and outputs one of two clocks input based on the control signal; Since the second selector circuit is provided, the clock distributed to the transmission circuit on the transmission side is compared with the clock distributed to the transmission circuit on the reception side, and the phase advanced by the time when data propagates through the transmission path. It can be. That is, no matter how long the wiring length of the data transmission line becomes, the phase relationship between the clock and data distributed to the receiving-side transmission circuit is not affected by the wiring delay of the transmission line, and the transmission frequency depends on the wiring length of the transmission line. Therefore, data transmission can be accurately performed even for high-speed data.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram showing a clock distribution circuit used in a data transmission circuit according to a first embodiment of the present invention.
FIG. 2 is a timing chart showing clocks input to circuits A and B and data transmitted from circuit A to circuit B when the clock distribution circuit according to the first embodiment of the present invention is used for a data transmission circuit; is there.
FIG. 3 is a timing chart showing clocks input to the circuits A and B and data transmitted from the circuit B to the circuit A when the clock distribution circuit according to the first embodiment of the present invention is used for a data transmission circuit; is there.
FIG. 4 is a circuit diagram showing a clock distribution circuit used in a data transmission circuit according to a second embodiment of the present invention.
FIG. 5 is a circuit diagram showing a clock distribution circuit used in a conventional data transmission circuit.
FIG. 6 is a timing chart showing clocks input to circuits A and B and data transmitted from circuit A to circuit B when a conventional clock distribution circuit is used as a data transmission circuit.
[Explanation of symbols]
101: Circuit A
102 Circuit B
103 ・ ・ ・ Data wiring
104 ··· Direction control unit
105, 115: Clock supply circuit
117 ・ ・ ・ Measurement means
118 ・ ・ ・ Delay lock loop circuit
PLL1, PLL2 ... PLL circuit
SEL1, SEL2 ... selector circuit
La: feedback loop of PLL1
Lb: Feedback loop of PLL2
L: Length of data wiring
CLK: supplied clock
tpdA: Element delay time of circuit A
tpdB: Element delay time of circuit B
tpdL: Data wiring delay time
Claims (6)
出力したクロックを回帰させるフィードバックループを備え、外部から供給されたクロックと前記フィードバックループを回帰させたクロックとの位相を合わせ、係る位相を合わせたクロックを出力する第１のＰＬＬ回路及び第２のＰＬＬ回路と、前記２つのＰＬＬ回路に接続され、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路とを備えるクロック供給回路と、
前記第１の伝送回路と前記第１のセレクター回路とを接続する第１のクロック配線と、
前記第２の伝送回路と前記第２のセレクター回路とを接続する第２のクロック配線とを備え、
前記第１のクロック線の長さと前記第２のクロック線の長さとがほぼ等しく、
前記第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が、前記伝送路の長さにほぼ等しいことを特徴とするクロック分配回路。A clock distribution circuit that is connected to each other via a transmission path and distributes a clock to a first transmission circuit and a second transmission circuit that perform bidirectional data transmission,
A first PLL circuit that includes a feedback loop for returning the output clock, adjusts the phases of the clock supplied from the outside and the clock that has returned from the feedback loop, and outputs a clock with the adjusted phase. A first PLL circuit connected to the two PLL circuits and outputting one of the two input clocks based on a control signal input from a direction control unit that controls a data transmission direction; A clock supply circuit including a selector circuit and a second selector circuit;
A first clock wiring connecting the first transmission circuit and the first selector circuit,
A second clock line that connects the second transmission circuit and the second selector circuit,
The length of the first clock line is substantially equal to the length of the second clock line,
A clock distribution circuit, wherein the difference between the length of the feedback loop of the first PLL circuit and the length of the feedback loop of the second PLL circuit is substantially equal to the length of the transmission path.
外部から供給されたクロックの伝送路であって、２つに分岐された第1のクロック伝送路及び第2のクロック伝送路と、
前記２つのクロック伝送路に接続され、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路と、
前記第１の伝送回路と前記第１のセレクター回路とを接続する第１のクロック配線と、
前記第２の伝送回路と前記第２のセレクター回路とを接続する第２のクロック配線と、
第１の伝送回路及び第２の伝送回路に接続され、一方の伝送回路から出力されたデータが他方の伝送回路に入力されるまでの時間を計測する計測手段と、
前記計測手段によって計測された時間に基づいて、クロックを遅延させる遅延ロックループ回路とを備え、
前記遅延ロックループ回路が、
前記第１のクロック伝送路及び第２のクロック伝送路のうち、どちらか一方に配置されたことを特徴とするクロック分配回路。A clock distribution circuit that is connected to each other via a transmission path and distributes a clock to a first transmission circuit and a second transmission circuit that perform bidirectional data transmission,
A first clock transmission path and a second clock transmission path that are branched into two, a transmission path of a clock supplied from the outside,
A first selector circuit that is connected to the two clock transmission lines and outputs one of the two input clocks based on a control signal input from a direction control unit that controls a data transmission direction; and A second selector circuit;
A first clock wiring connecting the first transmission circuit and the first selector circuit,
A second clock wiring connecting the second transmission circuit and the second selector circuit;
Measuring means connected to the first transmission circuit and the second transmission circuit, for measuring a time until data output from one transmission circuit is input to the other transmission circuit;
A delay lock loop circuit that delays a clock based on the time measured by the measurement unit,
The delay locked loop circuit,
A clock distribution circuit, which is disposed on one of the first clock transmission line and the second clock transmission line.
前記クロック分配回路が、出力したクロックを回帰させるフィードバックループを備えた第１のＰＬＬ回路及び第２のＰＬＬ回路と、前記２つのＰＬＬ回路に接続された第１のセレクター回路及び第２のセレクター回路とを備えるクロック供給回路と、前記第１の伝送回路と前記第１のセレクター回路とを接続する第１のクロック配線と、前記第２の伝送回路と前記第２のセレクター回路とを接続する第２のクロック配線とを備え、前記第１のクロック線の長さと前記第２のクロック線の長さとがほぼ等しく、前記第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が、前記伝送路の長さにほぼ等しく設定されてなり、
外部から供給されたクロックと前記フィードバックループを回帰させたクロックとの位相を合わせ、係る位相を合わせたクロックを前記第１のＰＬＬ回路及び第２のＰＬＬ回路にて出力するステップと、
データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを前記第１のセレクター回路及び第２のセレクター回路にて出力するステップとからなることを特徴とするクロック分配方法。A clock distribution method using a clock distribution circuit that is mutually connected via a transmission path and distributes a clock to a first transmission circuit and a second transmission circuit that perform bidirectional data transmission,
A first PLL circuit and a second PLL circuit provided with a feedback loop for returning the output clock by the clock distribution circuit; a first selector circuit and a second selector circuit connected to the two PLL circuits A first clock line connecting the first transmission circuit and the first selector circuit, and a second clock line connecting the second transmission circuit and the second selector circuit. And the length of the first clock line and the length of the second clock line are substantially equal, and the length of the feedback loop of the first PLL circuit and the length of the feedback loop of the second PLL circuit are provided. Is set to be approximately equal to the length of the transmission path,
Adjusting the phases of the clock supplied from the outside and the clock regressed from the feedback loop, and outputting the clock with the adjusted phase by the first PLL circuit and the second PLL circuit;
Outputting one of the two input clocks by the first selector circuit and the second selector circuit based on a control signal input from a direction control unit that controls a data transmission direction; A clock distribution method, comprising:
前記クロック分配回路が、外部から供給されたクロックの伝送路であって２つに分岐された第1のクロック伝送路及び第2のクロック伝送路と、前記２つのクロック伝送路に接続された第１のセレクター回路及び第２のセレクター回路と、前記第１の伝送回路と前記第１のセレクター回路とを接続する第１のクロック配線と、前記第２の伝送回路と前記第２のセレクター回路とを接続する第２のクロック配線と、第１の伝送回路及び第２の伝送回路に接続された計測手段と、前記第１のクロック伝送路及び第２のクロック伝送路のうち、どちらか一方に配置された遅延ロックループ回路とを備え、
一方の伝送回路から出力されたデータが他方の伝送回路に入力されるまでの時間を前記計測手段にて計測するステップと、
前記計測手段によって計測された時間に基づいて、クロックを前記遅延ロックループ回路にて遅延させるステップと、
データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを前記第１のセレクター回路及び第２のセレクター回路にて出力するステップとからなることを特徴とするクロック分配方法。A clock distribution method using a clock distribution circuit that is mutually connected via a transmission path and distributes a clock to a first transmission circuit and a second transmission circuit that perform bidirectional data transmission,
The clock distribution circuit is a transmission line for a clock supplied from the outside, and is divided into a first clock transmission line and a second clock transmission line, and a second clock transmission line connected to the two clock transmission lines. A first selector circuit and a second selector circuit; a first clock line connecting the first transmission circuit and the first selector circuit; a second transmission circuit and the second selector circuit; A second clock line connecting the first and second clock transmission lines, a measuring unit connected to the first and second transmission circuits, and one of the first and second clock transmission lines. And a placed delay locked loop circuit,
A step of measuring the time until data output from one transmission circuit is input to the other transmission circuit by the measurement unit;
Delaying a clock in the delay lock loop circuit based on the time measured by the measuring means;
Outputting one of the two input clocks by the first selector circuit and the second selector circuit based on a control signal input from a direction control unit that controls a data transmission direction; A clock distribution method, comprising:
出力したクロックを回帰させるフィードバックループを備え、外部から供給されたクロックと前記フィードバックループを回帰させたクロックとの位相を合わせ、係る位相を合わせたクロックを出力する第１のＰＬＬ回路及び第２のＰＬＬ回路と、前記２つのＰＬＬ回路に接続され、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路とを備え、
前記第１のＰＬＬ回路のフィードバックループの長さと第２のＰＬＬ回路のフィードバックループの長さとの差が、前記伝送路の長さにほぼ等しいことを特徴とするクロック供給回路。A clock supply circuit that is connected to each other via a transmission path and supplies a clock to clock wiring connected to each of a first transmission circuit and a second transmission circuit that perform bidirectional data transmission,
A first PLL circuit that includes a feedback loop for returning the output clock, adjusts the phases of the clock supplied from the outside and the clock that has returned from the feedback loop, and outputs a clock with the adjusted phase. A first PLL circuit connected to the two PLL circuits and outputting one of the two input clocks based on a control signal input from a direction control unit that controls a data transmission direction; A selector circuit and a second selector circuit,
A clock supply circuit, wherein a difference between the length of the feedback loop of the first PLL circuit and the length of the feedback loop of the second PLL circuit is substantially equal to the length of the transmission path.
外部から供給されたクロックの伝送路であって、２つに分岐された第1のクロック伝送路及び第2のクロック伝送路と、
前記２つのクロック伝送路に接続され、データの伝送方向を制御する方向制御部から入力される制御信号に基づいて、入力された２つのクロックのうち一のクロックを出力する第１のセレクター回路及び第２のセレクター回路と、
第１の伝送回路及び第２の伝送回路に接続され、一方の伝送回路から出力されたデータが他方の伝送回路に入力されるまでの時間を計測する計測手段と、
前記計測手段によって計測された時間に基づいて、クロックを遅延させる遅延ロックループ回路とを備え、
前記遅延ロックループ回路が、
前記第１のクロック伝送路及び第２のクロック伝送路のうち、どちらか一方に配置されたことを特徴とするクロック供給回路。A clock supply circuit that is connected to each other via a transmission path and supplies a clock to clock wiring connected to each of a first transmission circuit and a second transmission circuit that perform bidirectional data transmission,
A first clock transmission path and a second clock transmission path that are branched into two, a transmission path of a clock supplied from the outside,
A first selector circuit that is connected to the two clock transmission lines and outputs one of the two input clocks based on a control signal input from a direction control unit that controls a data transmission direction; and A second selector circuit;
Measuring means connected to the first transmission circuit and the second transmission circuit, for measuring a time until data output from one transmission circuit is input to the other transmission circuit;
A delay lock loop circuit that delays a clock based on the time measured by the measurement unit,
The delay locked loop circuit,
A clock supply circuit arranged on one of the first clock transmission line and the second clock transmission line.
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