KR20090015136A - 동기 회로에서 발진을 감소시키기 위한 방법 및 장치 - Google Patents

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Abstract

제어 신호 발진 필터링 회로들, 지연 고정 루프들, 클럭 동기화 방법들 및 디바이스들 및 제어 신호 발진 필터링 회로들을 포함하는 시스템이 설명된다. 발진 필터링 회로는 발진들을 필터링하도록 구성된 제1 발진 필터, 위상 검출기의 출력을 평균 필터링하고 그에 응답하여 조정가능한 지연 라인에 대한 제어 신호들을 생성하도록 구성된 다수 필터를 포함한다.
Figure P1020087031337
발진, 필터, 동기 회로, 고정 루프, 지연, 클럭

Description

동기 회로에서 발진을 감소시키기 위한 방법 및 장치{METHOD AND APPARATUS FOR REDUCING OSCILLATION IN SYNCHRONOUS CIRCUITS}
본 발명은 일반적으로 메모리 디바이스들에 관한 것이고, 보다 구체적으로, 입력 신호를 수신하여 공토의 외부 클럭 신호와 동기화된 출력 데이터를 제공하도록 구성된 메모리 디바이스들에 관한 것이다.
첨단 기술: 메모리 및 프로세서들을 포함하고, 외부 클럭 신호와 동기하여 동작하는 집적 회로들은 통상 로직의 리플링(rippling) 속성을 게이트 제어하고(gate) 동기 스텝들을 스테이징(staging)하기 위한 내부 클럭 신호를 생성한다. 연속적인 전파의 레벨들과 관련한 내재적인 지연들로 인하여, 내부 클럭 신호는 외부 클럭 신호에 비해 지연될 수 있다. 이러한 지연은 고주파수 동작 중인 디바이스의 성능을 저하시킬 수 있다. 예를 들어, 고주파수에서 동작 중에, 액세스 타임(즉, 외부 클럭 신호를 수신한 후 데이터를 출력하는데 요구되는 시간)은 수신된 외부 클럭 신호로부터 내부 클럭 신호를 생성하는데 요구되는 시간보다 길어질 수 있다.
고주파수에서의 메모리 디바이스의 성능의 저하를 감소시키기 위해 여러가지 접근법들이 연구되었고, 그 중 한가지 접급법은 내부 클럭 신호를 외부 클럭 신호 와 동기시키는 것을 포함한다. 한가지 동기화 구현은, 내부 클럭 신호 생성기로서 사용되는 지연 고정 루프(DLL; delayed locked loop)를 포함한다. DLL은 접속가능한 지연 소자들의 시리즈로 구성된 조정가능한 지연 라인을 이용한다. 지연 라인 내에서 소정 수의 지연 소자들을 포함시키거나 배제시키기 위하여 디지털 정보가 이용된다. 종래의 DLL에서, 클럭 입력 버퍼는 클럭 입력 신호를 접수하여 그 신호를 지연 소자들의 하나 이상의 지연 라인들에 송신한다. 지연 경로의 지연은, 지연된 참조 클럭의 에지가 최종적으로 시간 시프트되어 참조 클럭의 다음 대응하는 에지를 막 지나칠 때까지, 최소 설정으로부터 증가된다. 종래의 DLL의 소자로서, 디지털 위상(phase) 검출기는, 지연된 클럭이 외부 또는 참조 클럭과 동기화된 상태로 유지되로록 지연 라인 전파 지연을 제어한다.
종래의 DLL은 수많은 단점을 갖는다. 외부 클럭 신호들은, 외부 신호들이 원하는 주파수 주변에서 발진하게 하는 잡음 간섭에 취약하다. 이 발진은 DLL이 발진 신호를 따라다니게 만들고, 이로 인해, 내부 회로들이 외부 회로들과 동기화하기 위해 내부 클럭을 의존하게 하는 "고정된" 신호를 DLL이 단언하게 하는데 적절한 안정성을 확립하는데 연장된 시구간이 필요로 한다. 발진은 외부 클럭 지터(jitter), 위상 검출 회로 잡음 간섭, 및 프로세스-전압-온도(PVT; process-voltage-temperature) 변동들에 의해 야기될 수 있다. DLL 회로에서의 발진은 DLL 지연 라인들에 추가적인 시프트를 야기해서 추가적으로 불필요한 전력이 소모되게 하고 "고정된" 상태를 확립하는데 더 긴 기간을 필요로 한다.
따라서, DLL들의 성능을 향상시키고, 전술한 문제점들의 하나 또는 그 이상 을 극복하거나, 또는 적어도 감소시키기 위한 필요가 존재한다.
본 개시는, DLL 회로에서 발진들을 감소시키도록 설계된 필터를 포함하는, 고속의, 저전력 지연 고정 루프(DLL)에 관한 것이다. 고속의, 저전력 디지털 주변장치 설계는, 입력 클럭(예컨대, 외부 클럭) 지터, 위상 검출 회로 잡음 간섭, 및 프로세스-전압-온도(PVT) 차이들로 인한 변동들의 결과로서, DLL이 발진하는 것을 방지하기 위하여 잘 제어되고 안정적인 DLL 기능성을 요구한다. DLL 회로에서의 발진은 DLL 지연 라인들에 추가의 시프트, 및 추가의 불필요한 전력 소모를 일으키고, DLL 고정 상태 달성의 연기를 더 야기시킨다.
본 발명의 다양한 대표적인 실시예들은 발진의 초기 검출에 의해 DLL 발진을 감소시키거나 또는 시프트 발진을 소거 또는 완충하도록 설계된다. 본 발명의 일 실시예에서, 지연 라인 제어 신호 발진들의 소거는 DLL 회로에서 지연 라인에 대해 대향하는 시프트 방향들을 지시하는 다른 지연 라인 제어 신호들을 검출함으로써 달성된다. 특정한 일 실시예에서, 다른 지연 라인 제어 신호들은 위상 검출기로부터 직접지연 라인 제어 신호들을 모니터링함으로써 검출된다. 다른 실시예에서, 다른 지연 라인 제어 신호들은 DLL 회로에서 다수 필터(majority filter) 이후에 검출된다. 또 다른 실시예에서, 위상 검출기로부터의 그리고 다수 필터로부터의 지연 라인 제어 신호들은 지연 라인에 대한 발진들을 최소화하도록 조절되거나 필터링된다. 일반적으로, 현재 지연 라인 제어 신호(예컨대, 시프트 레프트 또는 시프트 라이트)는 이전에 버퍼링된 제어 신호와 비교된다. 다수의 이전 제어 신호들은 현재 제어 신호와 비교 및 분석을 위해 버퍼링될 수 있지만, 다수의 제어 신호들을 버퍼링하고 비교하는 것은 반응 시간을 증가시킨다.
도면에서는, 본 발명을 수행하기에 최량의 모드라고 현재 고려되는 것을 도시한다.
도 1은 본 발명의 일 실시예에 따른, 전자 시스템의 시스템도.
도 2는 본 발명의 일 실시예에 따른, 외부 입력 클럭 신호의 발진들을 필터링하기 위한 DLL을 포함하는 메모리 디바이스의 블록도.
도 3은 본 발명의 일 실시예에 따른, 외부 클럭 신호의 발진들을 필터링하기 위한 발진 필터링 프로세스를 도시하는 상태도.
도 4는 본 발명의 다른 실시예에 따른, 외부 입력 클럭 신호의 발진들을 필터링하기 위한 DLL을 포함하는 메모리 디바이스의 블록도.
도 5는 본 발명의 또 다른 실시예에 따른, 외부 입력 클럭 신호의 발진들을 필터링하기 위한 DLL을 포함하는 메모리 디바이스의 블록도.
도 6은 본 발명의 일 실시예에 따른, DLL을 갖는 메모리 디바이스를 포함하는 하나 이상의 디바이스들을 포함하는 반도체 웨이퍼를 도시하는 도면.
DLL 회로들은 다양한 전자 회로들 및 시스템들에 대한 어플리케이션을 확인하고, 그 한 예로 동기식 메모리 시스템이 있다. 동적 랜덤 액세스 메모리 시스템에서와 같은 동기식 메모리 시스템들에서, 데이터 출력 래치 스트로브(strobe) 또 는 클럭은 고속의 성능을 위하여 고정되거나 또는 외부의 클럭에 대하여 고정된 관계를 유지해야 한다. 클럭 액세스들 및 출력 유지 시간들은 내부 회로들의 지연 시간에 의해 결정된다. 도 1을 참조하면, 예시적인 전자 시스템(10)(예컨대, 컴퓨터 시스템)의 단순화된 블럭도가 제공된다. 전자 시스템(10)은 호스트 버스(14)에 연결된 프로세서(12)를 포함한다. 메모리 컨트롤러(16)는 호스트 버스(14)와 메모리 디바이스(18) 모두에 연결된다. 호스트 브리지(20)는 호스트 버스(14)를 I/O 버스(22)(예컨대, PCI(Peripheral Component Interconnect) 버스)에 연결한다. 하나 이상의 입력 디바이스들(24)이 I/O 버스(22)에 연결된다. 마찬가지로, 하나 이상의 출력 디바이스들(26)이 I/O 버스(22)에 연결된다.
프로세서(12)는 메모리 컨트롤러(16)를 통해 메모리 디바이스(18)와 통신한다. 메모리 컨트롤러(16)는 메모리 어드레스와 로직 신호들을 메모리 디바이스(18)에 제공하여 원하는 메모리 트랜잭션을 특징지운다. 도시된 실시예에서, 메모리 디바이스(18)는 SDRAM(Synchronous Dynamic Random Access Memory)과 같은 동기식 메모리 디바이스이다. 본 발명은 SDRAM을 참조하여 설명되지만, 그 적용은 여기에 제한되지 않는다. 본 명세서의 개시에 비춰보면, 본 발명은 다른 종류의 메모리 디바이스들(도시되지 않음)과 사용되도록 적응될 수 있다.
도 2, 도 4 및 도 5는 본 발명의 다양한 예시적인 실시예들에 따른, 메모리 디바이스(18)의 다양한 실시예들의 단순화된 블록도들을 도시한다. 도 2, 도 4 및 도 5의 다양한 실시예들은, 메모리 디바이스 등의 동기식 회로의 DLL 내의 하나 이상의 발진 필터들의 다양한 배치들을 도시한다.
도 2의 대표적인 실시예를 참조하면, 메모리 디바이스(18)는 어드레스 가능한 데이터를 그 안에 저장하기 위한 메모리 코어 또는 메모리 어레이(28)를 포함한다. 메모리 어레이(28)는 데이터 출력 래치(30)에 데이터를 전달하는 것을 스테이징하기 위한 파이프라인들 또는 버퍼들을 더 포함한다. 파이프라이인 소자들은 동기식 메모리 기술들과 일치하는 디바이스의 특징적 지연을 나타낸다. 동기식 메모리들에서 데이터를 스테이징 또는 파이프라이닝하는 것은 본 기술 분야에서 통상의 기술자에게 이해되는 것이고, 따라서 본 명세서에서 더 설명하지 않는다.
메모리 디바이스(18)는 메모리 디바이스(18) 내의 클럭 신호의 루프 지연을 예측하기 위해 구현되고 데이터 출력 래치(30)에 클럭 신호를 제공하는 DLL(32)을 더 포함한다. DLL(32)은 외부 클럭 신호 XCLK를 수신하기 위한 클럭 입력 경로(34)를 포함한다. 외부 클럭 신호 XCLK는 메모리 컨트롤러(16)(도 1)로부터 기원할 수 있거나 또는 전자 시스템(10)(도 1)의 클럭 생성기(도시되지 않음)에 의해 독립적으로 생성될 수 있다. 외부 클럭 신호 XCLK는 단일 종단(single-ended) 신호로서 구현되거나 또는 차분 신호들인 XCLK 및 XCLKF로서 구현될 수 있다. 외부 클럭 신호 XCLK는 클럭 버퍼(36)의 입력에 연결된다.
DLL(32)는 클럭 입력 경로(34)의 클럭 버퍼(36)의 출력으로부터 신호 DLLREF를 수신하고 지연 라인 출력 신호 DLLOUT을 생성하는 지연 라인(42)을 더 포함한다. 지연 라인(42)은 지연 라인(42) 내에 전파 지연 소자들을 삽입 또는 우회함으로써 루프 지연을 조정하도록 구성된다. 본 기술 분야의 통상의 기술자라면 지연 라인(42)이 메모리 디바이스의 클럭킹 루프에 원하는 지연을 삽입하여, 지연 라 인(42)에 의해 지연된 내부 클럭이 외부 클럭 신호 XCLK에 대해 데이터의 동기된 출력을 가져온다는 것을 이해할 것이다.
지연 라인(42)은 입력 신호들의 차이에 기초하여 출력들(예컨대, 시프트 레프트 SL, 시프트 라이트 SR 및 클럭 CLK)을 생선하는 위상 검출기(46)와 함께 동작한다. 위상 검출기(46)에서의 입력 신호들 사이의 차이가 변하는 경우, 위상 검출기(46)는 위상 검출기(46)의 입력들에서 나타나는 입력 신호들 사이에서 제로-위상 차분을 만들려는 시도로 지연 라인(42)에 대한 조정을 한다. 지연 라인(42)은, 예시적인 실시예들에서, 시프트 레지스터 내의 비트의 위치가 참조 신호 DLLREF의 연결에 대한 위치를 나타내어, 지연 라인(42)의 삽입으로 인한 지연량의 판정을 가져오도록 구현되는 시프트 레지스터(50)를 포함하는 디지털 DLL로서 에시적으로 구현된다. 따라서, 시프트 레지스터(50)는 시프트 레프트(SL) 신호, 및 시프트 라이트(SR) 신호에 반응한다.
지연 라인(42)은 지연 라인(42) 내의 하나 이상의 지연 라인들 또는 경로들의 구현에 해당하는 하나 이상의 지연 어레이들(52)을 포함한다. 지연 라인(42)은 동기식 미러 지연(SMD; Synchronous Mirror Delay) 형태로서 구현될 수 있거나 또는, 대안적으로, 지연 라인(42) 내에 다수의 독립적인 지연 라인들로서 구현될 수 있다. 대안적인 지연 라인들의 추가적인 구현들도 본 발명의 범주 내에 있는 것으로 고려된다. 예를 들어, 독립적인 다수의 지연 라인들 및 SMD 형태의 지연들에 추가하여, NAND 지연들 및 아날로그 지연 소자들을 포함하는 다른 종래의 구현들이 또한 고려될 수 있다. 지연 라인(42)은 하나 이상의 지연 라인들로 구성되고, 그 것들 중 하나는 초기화 모드 중에 이용될 수 있으며 SMD 형태의 지연으로서 구성된다. 이러한 구성은 두개의 지연 라인들을 이용하고 빠른 초기 고정을 달성하려고 노력한다. 그렇게 하기 위하여, SMD 구성은 초기화 중에 시간을 절약하기 위하여 위상의 차이를 측정한다.
메모리 디바이스(18)는 또한 DLL 출력 신호 DLLOUT에 의해 DLL에 연결된 클럭 분배 네트워크(44)를 포함한다. 클럭 분배 네트워크(44)는 특정 메모리 디바이스 내에 위치한 출력들의 각각에 대하여 균일한 분배 또는 산개(fanout)를 촉진한다. 클럭 분배 네트워크(44)로부터의 이러한 하나의 특정 출력이 DATAOUTCLK로서 도시되어 있고, 이것은 데이터 출력 래치(30)에 대하여 래칭 또는 스트로빙 클럭 신호를 제공한다. 데이터 출력 래치(30)는 메모리 어레이(28)에 연결되고, 드라이버(54)에 더 연결되어 DQ DRIVER를 형성하는 출력 신호를 생성하며, 최종적으로 DATA OUT으로서 도시되는, 메모리 디바이스(18)의 출력 신호를 생성한다.
메모리 디바이스(18)는, 클럭 분배 네트워크(44)를 DLL(32)의 위상 검출기(46)에 연결하는 I/O 모델(48)을 더 포함한다. I/O 모델(48)은 피드백 루프 경로에 배치되어, 입력 클럭 경로 및 외부 클럭 신호 XCLK와 데이터 출력 래치 클럭킹 신호 DATAOUT CLK 사이의 출력 데이터 경로에서 발생하는 실제 지연들의 근사값을 제공한다. 제한적이지 않은 단순한 예로서, I/O 모델(48)은 클럭 입력 경로 지연 모델(56)로서 도시된, 클력 입력 경로(34)에 대한 지연 모델들, 및 DQ 드라이버 지연 모델(58)로서 도시된, 데이터 출력 래치(30) 및 DQ 드라이버(54)와 관련된 드라이버 지연을 특징지우는 지연 모델을 포함한다. 기타 실제의 지연 표현이 또한 I/O 모델(48) 내에 포함될 수 있지만, 지연 모델(56 및 58)은 실제의 입력 클럭 경로 및 출력 데이터 경로 지연에 보다 중요하게 기여하는 그 경로들을 나타낸다. I/O 모델(48)은 위상 검출기(46)의 입력에 연결되는 출력신호 FEEDBACK를 생성한다.
DLL(32)은 DLL 필터 회로(60)를 더 포함한다. 폐쇄 루프 시스템에 대한 이송 기능 포함 안정도 "폴"을 포함하는 아날로그 기반의 DLL과는 달리, 디지털 DLL은 그러한 내재적인 안정도 메커니즘을 포함하지 않는다. 따라서, 루프 지연 시간 길이, 다수 필터 평균 응답 시간, 정밀하지 않은/정밀한 지연 소자 비율, 및 PVT 감도 등의 인자들이 고정 중의 DLL 발진에 영향을 줄 수 있다. 따라서, 디지털 DLL은 평균적인 필터링이 이용될 경우에 발진에 영향을 받기 쉽다. 따라서, 발생가능한 발진의 완화 또는 완충이 고정에 대한 시간을 향상시켜서 성능을 향상시키고 감소된 전력 소모를 가져올 것이다.
DLL 필터 회로(60)는 하나 이상의 발진 필터(40) 및 다수 필터(38)를 포함한다. 본 실시예에서, 발진 필터(40)는, 위상 검출기(46)로부터 제어 신호들을 수신하기 위해 위상 검출기(46)에 연결된다. 발진 필터(40)는 위상 검출기 제어 신호들로부터의 발진들을 필터링하고 발진 필터링 제어 신호들을 생성한다. 다수 필터(38)는 발진 필터(40)에 연결되고 발진 필터(40)로부터의 발진 필터링 제어 신호들을 수신한다. 다수 필터(38)는 발진 필터링 제어 신호들에 대한 평균 처리를 행하여, 지연 라인(42)을 제어하기 위한 지연 라인 제어 신호들로서 사용하기 위한 다수 필터링 제어 신호들을 생성한다.
다수 필터(38)는, 제어 신호들(예컨대, 시프트 레프트, 시프트 라이트, clk)을 수신하고, 거기에 응답하여 다수 필터링 제어 신호들(예컨대, 평균 시프트 레프트, 평균 시프트 라이트)을 생성하도록 구성된다. 다수 필터(38)는 연속적인 시프트의 카운팅량을 평균하여 하나의 유효 시프트를 생성한 후, 리셋하여 연속적인 시프트들의 다른 카운팅량을 축적하여 또 다른 시프트 명령을 생성한다. 다수 필터(38)는 카운트 또는 트렌드가 달성될 때까지 출력 신호들의 시프팅을 지연하기 위한 버퍼 회로로서 역할한다. 일반적으로, 다수 필터(38)는 지연 라인에서의 실제 시프트가 발생하기 전에 방향성 시프트 카운트가 소정량에 도달하는 것을 보장한다. 다수 필터(38)에 의해 삽입되는 그러한 지연은 노이즈 및 적절한 기간 동안 유지되지 않는 다른 오차 신호들을 억제한다.
설명한 바와 같이, 다수 필터(38)는 시프팅 명령들 또는 제어 신호들을 수신하고, 시프트 명령들의 소정량(예컨대, 16)이 수신될 때까지 시프트 명령들을 필터링한다. 시프트 명령들을 축적하고, 소정량만큼 주요-필터링 시프트 명령들의 생성을 지연시킴으로써, 다수 필터(38)는 지연 라인에 불필요한 조정을 초래할 수 있는 완성되지 않은 시프트 명령을 방지한다. 다수 필터(38)는 카운트 방향의 충분한 변화에 대해 리셋가능한 카운터들의 구성을 이용하여 실현될 수도 있다.
다수 필터의 평균화의 효과는 지연 라인의 실제 변화를 생성하기 위한 다수의 유지 제어 신호들을 필요로 하지만, 지연 라인의 발진은 완전히 억제되지 않는다. 설명한 바와 같이, DLL 필터 회로(60)는 하나 이상의 발진 필터(40)를 더 포함한다. 발진 필터는 도 3의 설명도에 따라 구성되어 있다. 일반적으로, 발진 필 터는 대향하는 시프트 명령들을 타겟으로 하며, 시프트 명령을 이전에 버퍼링된 시프트 명령과 비교함으로써 시프트 명령을 유효화하거나 무효화한다. 발진 필터는 임의의 수의 스테이지를 포함하도록 구성될 수 있지만, 버퍼링될 스테이지의 수는 원하는 응답 시간 및 이용가능한 회로 면적에 의존할 수 있다. 발진 필터는 로직 상태 머신(예컨대, Mealy) 디자인 기술, 동기 카운터, 또는 시프트-레지스터 체인에 따라 구현될 수 있다.
도 3은 본 발명의 일 실시예에 따른, 상태 머신으로서 구성되는 발진 필터를 도시한다. 발진 필터(40')는 제어 신호들 또는 시프트 명령들을 수신하기 위한 입력 신호들을 포함하고, 발진 필터(40')에 의해 필터링된 제어 신호들 또는 시프트 명령들을 지정하는 출력 신호들을 생성한다. 본 명세서에 정의된 바와 같이, 발진 필터 입력 신호들은 발진 필터 시프트 레프트 입력 신호 OF_SL_IN(180), 발진 필터 시프트 라이트 입력 신호 OF_SR_IN(182), 및 동기화 클록 신호 CLK(184)를 포함한다. 발진 필터로부터의 출력 신호들은 발진 필터 시프트 레프트 출력 신호 OF_SL_OUT(190), 발진 필터 시프트 라이트 출력 신호 OF_SR_OUT(192), 및 동기화 클록 신호 CLK(184)를 포함한다. 본 명세서에서 간단히 설명한 바와 같이, "SL" 명령은 발진 필터(40')의 입력에서 OF_SL_IN 신호의 수신을 나타낸다. 마찬가지로, "SR" 명령은 발진 필터(40')의 입력에서 OF_SR_IN 신호의 수신을 나타낸다. "NOP" 명령은 발진 필터(40')의 입력에서 SL 명령 및 SR 명령 모두의 부재를 나타낸다.
발진 필터(40')는 레프트 시프트 및 라이트 시프트의 위상이 동일한, 예컨대 제로인 상태(200)로 초기화한다. 본 구현에서, 출력들을 생성하거나 또는 상기 상태에 따른 출력의 생성을 억제하는 상태 머신에서의 각종 상태의 순회(traversal)를 통해 처리가 이루어진다. 상태 변화들은 SR 명령들, SL 명령들, 및 NOP 명령들이 수신되고 각 상태가 상기 명령의 옵션들의 각각에 응답하는 경우에 발생할 수 있다. SR 명령이 상태(202)에서 수신되는 경우, 다음 상태(204)로의 상태 변화가 일어나고, SR 명령이 유지된다. 상태(204)에서의 경우에는, (i)NOP 명령의 수신(206)은 상태 변화가 발생하지 않고; (ii)SL 명령의 수신(208)은 이전 상태(200)로의 복귀를 야기하며; (iii)후속하는 SR 명령의 수신(210)은 발진 필터(40')로부터의 출력 신호 OF_SR_OUT(192)에서 SR 명령의 생성에 보다 가까운 다음 상태로의 상태 천이를 야기한다. 설명한 바와 같이, 상태들의 양은 원하는 응답 시간, 억제되어야 할 발진 리플 크기 및 그 외 회로 디자인 억제 요소의 함수일 수 있다.
상태(212)는 출력 신호 OF_SR_OUT(192)에서 SR 명령의 생성 바로 이전의 상태를 정의한다. 상태(212)에서의 경우, (i)NOP 명령의 수신(214)은 상태 변화가 발생하지 않고; (ii)SL 명령의 수신(216)은 이전 상태(200)로의 복귀를 야기하며; (iii)후속하는 SR 명령의 수신(218)은 발진 필터(40')로부터의 출력 신호 OF_SR_OUT(192)에서 SR 명령을 생성하는 출력 상태(220)인 다음 상태로의 상태 천이를 야기한다. 상태(220)에서의 경우, (i)NOP 명령의 수신(222)은 SR 명령이 유지되고 아무 출력도 생성되지 않는 이전 상태(212)로의 상태 변화를 초래하며; (ii)SL 명령의 수신(224)은 상태(212)의 이전의 적어도 두 번 복귀된 상태를 야기하며; (iii)후속하는 SR 명령의 수신(226)은 아무선 상태 변화를 일으키지 않으며, 계속하여 발진 필터(40')로부터의 출력 신호 OF_SR_OUT(192)에서 후속하는 SR 명령을 생성한다.
이제, 출력 신호 OF_SL_OUT(190)에 대한 출력 신호 브랜치의 순회를 설명한다. 위상 즉 레프트 시프트 및 라이트 시프트가 동일한, 예컨대 제로인 상태(200)에서는, SL 명령이 수신되는 경우(232)에 상태 변화가 발생하며, 다음 상태(234)로의 상태 변화가 발생하고 SL 명령이 유지된다. 상태(234)에서의 경우, (i) NOP 명령의 수신(236)은 아무런 상태 변화를 일으키지 않으며; (ii) SR 명령의 수신(238)은 이전 상태(200)로의 복귀를 야기하며; (iii) 후속하는 SL 명령의 수신(240)은 발진 필터(40')로부터의 출력 신호 OF_SL_OUT(190)에서 SL 명령의 생성에 보다 가까운 다음 상태로의 상태 천이를 야기한다. 설명한 바와 같이, 상태들의 양은 원하는 응답 시간, 억제되어야 할 발진 리플 크기 및 그 외 회로 디자인 억제 요소의 함수일 수 있다.
상태(242)는 출력 신호 OF_SR_OUT(190)에서 SL 명령의 생성 바로 이전의 상태를 정의한다. 상태(242)에서의 경우, (i)NOP 명령의 수신(244)은 상태 변화가 발생하지 않고; (ii)SR 명령의 수신(246)은 이전 상태(200)로의 복귀를 야기하며; (iii)후속하는 SL 명령의 수신(248)은 발진 필터(40')로부터의 출력 신호 OF_SL_OUT(190)에서 SL 명령을 생성하는 출력 상태(250)인 다음 상태로의 상태 천이를 야기한다. 상태(250)에서의 경우, (i)NOP 명령의 수신(252)은 SL 명령이 유지되고 아무 출력도 생성되지 않는 이전 상태(242)로의 상태 변화를 초래하며; (ii)SR 명령의 수신(254)은 상태(242)의 이전의 적어도 두 번 복귀된 상태를 야기 하며; (iii)후속하는 SL 명령의 수신(2256)은 아무선 상태 변화를 일으키지 않으며, 계속하여 발진 필터(40')로부터의 출력 신호 OF_SL_OUT(190)에서 후속하는 SL 명령을 생성한다.
도 3에 도시한 바와 같이, 발진 필터(40')가 상태(220)에 있는 경우, 출력 신호 OF_SR_OUT(192)에서 SR 명령의 후속하는 출력 간의 상태 거리는 SR 명령의 후속하는 수신이 수신될 때의 하나의 실행 거리이다. 그러나, 상태(220)에서의 경우, 출력 신호 OF_SL_OUT(190)에서 SL 명령의 출력에 대한 실행 거리는, 출력 신호 OF_SL_OUT(190)에서 SL 명령의 대향 시프트 출력이 상태(250)에서 생성될 때까지 위로 상태들(212, ..., 204, 200)을 순회한 후 아래로 상태들(234, ..., 242)을 순회하게 하는 SL 명령들의 다수의 수신 실행 거리이다. 실행 거리의 이러한 차이는 평균화 이론을 동작시키도록 구성되는 다수 필터가 단독으로 구현되는 경우에 적절히 처리되지 않는 발진들의 억제 또는 필터링을 초래한다.
도 4는 본 발명의 또 다른 실시예에 따른, 외부 입력 클록 신호의 발진을 필터링하기 위한 DLL을 포함하는 메모리 디바이스의 블록도이다. 도 4의 실시예는 메모리 디바이스 등 동기 회로의 DLL 내의 발진 필터 및 다수 필터의 다른 구성을 포함한다.
도 4의 대표 실시예로 돌아가면, 메모리 디바이스(18')는 메모리 디바이스(18') 내에 클록 신호의 루프 지연을 예측하고, 데이터 출력 래치(30)에 클록 신호를 제공하도록 구현되는 메모리 어레이(28) 및 DLL(32')을 포함한다. DLL(32')은 클록 버퍼(36)의 입력에 결합되는 외부 클록 신호 XCLK를 수신하기 위한 클록 입력 경로(34)를 포함한다. DLL(32')은 입력 신호들의 차이에 기초하여 출력들(예컨대, 시프트 레프트 SL, 시프트 라이트 SR 및 클록 CLK)을 생성하는 위상 검출기(46)와 결합하여 동작하는 지연 라인(42)을 더 포함한다. 지연 라인(42)은 전술한 바와 같이 하나 이상의 지연 어레이(52)를 더 포함한다. 메모리 디바이스(18')는 데이터 출력 래치(30)에 클록 신호를 제공하는 전술한 바와 같은 클록 분배 네트워크(44)를 더 포함한다. 데이터 출력 래치(30)는 메모리 어레이(28)에 결합되고, DQ DRIVER를 형성하는, 드라이버(54)에 더 결합되는 출력 신호를 생성하는 한편, 궁극적으로 DATA OUT으로서 설명한, 메모리 디바이스(18')의 출력 신호를 생성한다. 메모리 디바이스(18')는 클록 분배 네트워크(44)를 DLL(32')의 위상 검출기(46)와 결합시키는 I/O 모델(48)을 더 포함한다.
DLL(32')은 DLL 필터 회로(60')를 더 포함한다. DLL 필터 회로(60')는 하나 이상의 발진 필터(40) 및 다수 필터(38)를 포함한다. 본 실시예에서, 다수 필터(38)는 위상 검출기(46)로부터 위상 검출기 제어 신호들을 수신하기 위해 위상 검출기(46)에 결합된다. 다수 필터(38)는 위상 검출기 제어 신호들을 평균하고, 다수 필터링 제어 신호들을 생성한다. 발진 필터(40)는 다수 필터(38)에 결합되고, 다수 필터(38)로부터 다수 필터링 제어 신호들을 수신한다. 발진 필터(40)는 다수 필터링 제어 신호들에 대한 발진 필터링을 행하고, 지연 라인(42)을 제어하기 위한 지연 라인 제어 신호로서 사용하기 위해 발진 필터링 제어 신호를 생성한다.
도 5는 본 발명의 또 다른 실시예에 따른, 외부 입력 클록 신호의 발진들을 필터링하기 위한 DLL을 포함하는 메모리 디바이스의 블록도이다. 도 5의 실시예는 메모리 디바이스 등의 동기 회로의 DLL 내의 하나 이상의 발진 필터들의 또 다른 배치를 설명한다. 구체적으로, 도 5의 실시예는 2개의 발진 필터 및 1개의 다수 필터를 포함하는 DLL 필터 회로를 나타낸다.
도 5의 대표 실시예로 돌아가면, 메모리 디바이스(18")는 메모리 디바이스(18") 내에 클록 신호의 루프 지연을 예측하고, 데이터 출력 래치(30)에 클록 신호를 제공하도록 구현되는 메모리 어레이(28) 및 DLL(32")을 포함한다. DLL(32")은 클록 버퍼(36)의 입력에 결합되는 외부 클록 신호 XCLK를 수신하기 위한 클록 입력 경로(34)를 포함한다. DLL(32")은 입력 신호들의 차이에 기초하여 출력들(예컨대, 시프트 레프트 SL, 시프트 라이트 SR 및 클록 CLK)을 생성하는 위상 검출기(46)와 결합하여 동작하는 지연 라인(42)을 더 포함한다. 지연 라인(42)은 전술한 바와 같이 하나 이상의 지연 어레이(52)를 더 포함한다. 메모리 디바이스(18")는 데이터 출력 래치(30)에 클록 신호를 제공하는 전술한 바와 같은 클록 분배 네트워크(44)를 더 포함한다. 데이터 출력 래치(30)는 메모리 어레이(28)에 결합되고, DQ DRIVER를 형성하는, 드라이버(54)에 더 결합되는 출력 신호를 생성하는 한편, 궁극적으로 DATA OUT으로서 설명한, 메모리 디바이스(18")의 출력 신호를 생성한다. 메모리 디바이스(18")는 클록 분배 네트워크(44)를 DLL(32")의 위상 검출기(46)와 결합시키는 I/O 모델(48)을 더 포함한다.
DLL(32")은 DLL 필터 회로(60")를 더 포함한다. DLL 필터 회로(60")는 하나 이상의 발진 필터(40) 및 다수 필터(38)를 포함한다. 본 실시예에서, 제1 발진 필터(40)는 위상 검출기(46)로부터 위상 검출기 제어 신호들을 수신하기 위해 위상 검출기(46)에 결합된다. 제1 발진 필터(40)는 위상 검출기 제어 신호들로부터의 발진을 필터링하며, 발진 필터링 제어 신호들을 생성한다. 다수 필터(38)는 제1 발진 필터(40)에 결합되고, 제1 발진 필터(40)로부터 발진 필터링 제어 신호들을 수신한다. 다수 필터(38)는 발진 필터링 제어 신호들에 대해 평균 처리를 행하고, 다수 필터링 제어 신호들을 생성한다.
도 5의 DLL 필터 회로(60")는 다수 필터(38)에 의해 생성되는 다수 필터링 제어 신호들에 결합되는 제2 발진 필터(40)를 더 포함한다. 제2 발진 필터(40)는 다수 필터링 제어 신호들에 대한 발진 필터링을 행하고, 지연 라인(42)을 제어하기 위한 지연 라인 제어 신호들로서 사용하기 위한 발진 필터링 제어 신호들을 생성한다. 이렇게 하여, 본 실시예에서는, 제1 발진 필터(40)는 위상 검출기(46)로부터 수신되는 발진들을 억제하고, 제2 발진 필터(40)는 다수 필터(38)에 의해 생성되는 다수 필터링 제어 신호들로부터의 잔존하는 발진을 억제한다.
도 6은 본 발명의 일 실시예에 따른, DLL을 내부에 갖는 메모리 디바이스를 포함하는 하나 이상의 디바이스를 포함하는 반도체 웨이퍼를 나타낸다. 본 발명의 하나 이상의 실시예에 따르면, 웨이퍼(300)는 DLL(32)(도 2), DLL(32'(도 4), 및 DLL(32")(도 5) 중 적어도 하나를 포함하는 복수의 집적 회로(302)를 포함한다. 일 실시예에 따르면, 웨이퍼는 실리콘, 게르마늄, 갈륨 아세나이드 또는 인듐 포스파이드 웨이퍼 등의 반도체 기판을 포함한다. 다른 실시예에서, 기판은 글래스 등의 절연체 또는 알류미늄, 또는 스테인리스 스틸이나 철 등의 금속일 수 있다. 클록 동기화 회로의 각종 회로 요소들, 및 집적 회로에 포함되는 임의의 다른 회로 요소들을 형성하도록 기판을 처리한 후, 각 집접 회로(302)는 개개의 반도체 다이스로의 싱귤레이트화, 패키지화, 및 전자 시스템으로 합체화될 수 있다. 웨이퍼가 집적 메모리 회로들을 포함하는 경우, 기판은 그 기판에 의해 지지되는 복수의 메모리 셀도 포함한다.
전술한 설명은 다양한 구체예를 포함하지만, 이들은 본 발명의 범위를 한정하는 것이 아니며, 단지 예시적인 몇몇 실시예의 설명으로서 제공되는 것으로 해석되어야 한다. 마찬가지로, 본 발명의 다른 실시에들은 본 발명의 사상 또는 범위로부터 벗어나지 않도록 고안될 수 있다. 다른 실시예들로부터의 특징들은 조합하여 이용될 수 있다. 따라서, 본 발명의 범위는 전술한 설명에 의해서가 아닌, 첨부 클레임 및 이들의 법적 균등물에 의해서만 한정된다. 본 명세서에 개시된 바와 같이, 특허청구범위의 의미 및 범위 내에 속하는, 본 발명에 대한 추가, 삭제, 및 변경들 모두는 본 발명에 포함되어야 한다.

Claims (32)

  1. 필터 회로로서,
    시프트 레프트(shift left) 및 시프트 라이트(shift right) 명령들을 수신하기 위한 발진 필터 입력 신호들 및 발진 필터링된 제어 신호들을 출력하기 위한 발진 필터 출력 신호들을 포함하는 제1 발진 필터 - 상기 제1 발진 필터는 출력 시프트 레프트 명령 상태, 출력 시프트 라이트 명령 상태 및 그 사이에 적어도 하나의 출력 없음(no-output) 상태를 포함하고, 상기 시프트 레프트 명령이 수신되는 경우 상기 출력 시프트 레프트 명령으로 천이하고 상기 시프트 라이트 명령이 수신되는 경우 상기 출력 시프트 라이트 명령으로 천이하도록 더 구성됨 - ; 및
    시프트 레프트 및 시프트 라이트 명령들을 수신하기 위한 다수 필터(majority filter) 입력 신호들 및 다수 필터링된 제어 신호들을 출력하기 위한 다수 필터 출력 신호들을 포함하는 다수 필터 - 상기 다수 필터는 상기 다수 필터 제어 신호들로서 각각의 명령의 최소량의 축적에 대해 출력 시프트 라이트 명령 및 출력 시프트 레프트 명령을 출력하도록 구성됨 -
    를 포함하고,
    상기 제1 발진 필터 및 상기 다수 필터는 하나의 출력이 다른 하나의 입력에 함께 직렬로 연결되는 필터 회로.
  2. 제1항에 있어서,
    상기 발진 필터 출력 신호들은 상기 다수 필터 입력 신호들에 연결되는 필터 회로.
  3. 제1항에 있어서,
    상기 다수 필터 출력 신호들은 상기 발진 필터 입력 신호들에 연결되는 필터 회로.
  4. 제1항에 있어서,
    발진 필터 입력 신호들 및 발진 필터 출력 신호들을 포함하는 제2 발진 필터를 더 포함하고, 상기 제1 발진 필터의 상기 발진 필터 출력 신호들은 상기 다수 필터 입력 신호들에 연결되고, 상기 다수 필터 출력 신호들은 상기 제2 발진 필터의 상기 발진 필터 입력 신호들에 연결되는 필터 회로.
  5. 제1항에 있어서,
    상기 시프트 레프트 및 시프트 라이트 명령들은 위상 검출기에 의해 생성되는 필터 회로.
  6. 제1항에 있어서,
    상기 제1 발진 필터 및 상기 다수 필터는 하나의 출력이 다른 하나의 입력에 함께 직렬로 연결되고, 지연-고정 루프 회로의 지연을 조정하기 위한 지연 라인 제 어 신호들을 생성하도록 구성된 그외의 출력을 더 포함하는 필터 회로.
  7. 지연-고정 루프로서,
    제1 및 제2 입력들 및 출력을 갖는 지연 라인 - 상기 제1 입력은 클럭 입력 경로를 통해 외부 클럭 신호를 수신하도록 구성되고, 상기 출력은 메모리 디바이스의 출력 드라이버와 연결되도록 구성됨 - ;
    출력 및 입력을 갖는 I/O 모델 - 상기 I/O 모델의 상기 입력은 상기 메모리 디바이스의 클럭 분배 네트워크를 통해 상기 지연 라인의 출력과 연결되도록 구성되고, 상기 I/O 모델은 상기 출력 드라이버의 지연을 모델링하도록 구성됨 - ;
    순방향 및 피드백 경로 입력들 및 출력을 갖는 위상 검출기 - 상기 순방향 경로 입력은 상기 지연 라인의 상기 제1 입력에 연결되고, 상기 피드백 경로 입력은 상기 I/O 모델의 출력에 연결됨 - ; 및
    상기 위상 검출기의 출력에 연결된 입력 및 상기 지연 라인의 상기 제2 입력에 연결된 출력을 갖는 필터 회로 - 상기 필터 회로는 상기 입력에 수신된 입력 신호들로부터의 발진들을 필터링하고 상기 출력에 발진 필터링된 제어 신호들을 생성하기 위해 제1 발진 필터 및 다수 필터를 포함함 -
    를 포함하는 지연-고정 루프.
  8. 제7항에 있어서,
    상기 제1 발진 필터는 발진 필터 입력 신호들 및 발진 필터 출력 신호들을 더 포함하고, 출력 시프트 레프트 명령 상태, 출력 시프트 라이트 명령 상태 및 그 사이의 적어도 하나의 출력 없음 상태를 더 포함하고, 상기 시프트 레프트 명령이 수신되는 경우 상기 출력 시프트 레프트 명령 상태로 천이하고 상기 시프트 라이트 명령이 수신되는 경우 상기 출력 시프트 라이트 명령 상태로 천이하도록 더 구성되는 지연-고정 루프.
  9. 제8항에 있어서,
    상기 다수 필터는 다수 필터 입력 신호들 및 다수 필터 출력 신호들을 더 포함하고, 상기 다수 필터 제어 신호들로서 각각의 명령의 최소량의 축적에 대해 출력 시프트 라이트 명령 및 출력 시프트 레프트 명령을 출력하도록 더 구성되는 지연-고정 루프.
  10. 제9항에 있어서,
    상기 제1 발진 필터 및 상기 다수 필터는 하나의 출력이 다른 하나의 입력에 함께 직렬로 연결되는 지연-고정 루프.
  11. 제10항에 있어서,
    상기 발진 필터 출력 신호들은 상기 다수 필터 입력 신호들에 연결되는 지연-고정 루프.
  12. 제10항에 있어서,
    상기 다수 필터 출력 신호들은 상기 발진 필터 입력 신호들에 연결되는 지연-고정 루프.
  13. 제10항에 있어서,
    발진 필터 입력 신호들 및 발진 필터 출력 신호들을 포함하는 제2 발진 필터를 더 포함하고, 상기 제1 발진 필터의 상기 발진 필터 출력 신호들은 상기 다수 필터 입력 신호들에 연결되고 상기 다수 필터 출력 신호들은 상기 제2 발진 필터의 상기 발진 필터 입력 신호들에 연결되는 지연-고정 루프.
  14. 지연-고정 루프로서,
    외부 클럭 신호와 연결되도록 구성된 입력 및 메모리 디바이스의 출력 드라이버와 연결되도록 구성된 출력을 갖는 순방향 지연 경로 - 상기 순방향 지연 경로는 상기 순방향 지연 경로를 통해 상기 외부 클럭 신호의 지연을 조정하도록 구성된 조정가능한 지연 라인을 포함함 - ;
    출력 및 입력을 갖는 피드백 지연 경로 - 상기 피드백 지연 경로의 상기 입력은 상기 메모리 디바이스의 상기 출력 드라이버와 연결되도록 구성되고, 상기 피드백 지연 경로는 상기 메모리 디바이스의 상기 출력 드라이버의 지연 모델을 포함함 - ;
    순방향 및 피드백 경로 입력들 및 출력을 갖는 위상 검출기 - 상기 순방향 경로 입력은 상기 조정가능한 지연 라인에 연결되고 상기 피드백 경로 입력은 상기 피드백 지연 경로의 출력에 연결됨 - ; 및
    상기 위상 검출기의 상기 출력에 연결된 입력 및 상기 조정가능한 지연 라인에 연결된 출력을 갖는 필터 회로 - 상기 필터 회로는 상기 위상 검출기의 출력으로부터의 발진들을 필터링하고 상기 출력의 상기 조정가능한 지연 라인에 대한 발진 필터링된 제어 신호들을 생성하기 위해 제1 발진 필터 및 다수 필터를 포함함 -
    를 포함하는 지연-고정 루프.
  15. 제14항에 있어서,
    상기 제1 발진 필터 및 상기 다수 필터는 하나의 출력이 다른 하나의 입력과 직렬로 연결되는 지연-고정 루프.
  16. 제15항에 있어서,
    상기 발진 필터의 출력은 상기 다수 필터의 입력에 연결되는 지연-고정 루프.
  17. 제15항에 있어서,
    상기 다수 필터의 출력은 상기 발진 필터의 입력에 연결되는 지연-고정 루프.
  18. 제15항에 있어서,
    제2 발진 필터를 더 포함하고, 상기 제1 발진 필터로부터의 출력 신호들은 상기 다수 필터의 입력 신호들에 연결되고 상기 다수 필터의 출력 신호들은 상기 제2 발진 필터의 입력 신호들에 연결되는 지연-고정 루프.
  19. 메모리 디바이스로서,
    그에 연결된 출력 드라이버를 구비한 메모리 어레이; 및
    상기 출력 드라이버와의 사이에 동작가능하게 연결되고 외부 클럭 신호와 연결되도록 구성된 지연-고정 루프 - 상기 지연-고정 루프는 순방향 및 피드백 지연 경로들을 포함하고, 상기 지연-고정 루프는 상기 순방향 지연 경로의 지연 길이의 변화들을 생성하는 것으로부터 상기 순방향 지연 경로의 발진들을 필터링하도록 구성됨 -
    를 포함하는 메모리 디바이스.
  20. 제19항에 있어서,
    상기 지연-고정 루프는 상기 순방향 지연 경로에서 발진들을 필터링하기 위해 제1 발진 필터 및 다수 필터를 포함하는 메모리 디바이스.
  21. 제19항에 있어서,
    상기 제1 발진 필터는 상기 순방향 지연 경로의 발진들을 필터링하도록 구성 되고, 상기 다수 필터는 상기 순방향 지연 경로의 신호들을 평균 필터링하도록 구성되는 메모리 디바이스.
  22. 제21항에 있어서,
    상기 제1 발진 필터는 상기 순방향 지연 경로의 발진들을 필터링하고, 다음에 상기 다수 필터는 상기 제1 발진 필터의 출력을 평균 필터링하도록 구성되는 메모리 디바이스.
  23. 제22항에 있어서,
    제2 발진 필터는 상기 다수 필터의 출력으로부터 상기 순방향 지연 경로의 발진들을 필터링하는 메모리 디바이스.
  24. 제21항에 있어서,
    상기 다수 필터는 상기 순방향 지연 경로에서 평균 필터링하고, 다음에 상기 제1 발진 필터는 상기 다수 필터의 출력으로부터의 발진들을 필터링하는 메모리 디바이스.
  25. 전자 시스템으로서,
    프로세서;
    상기 프로세서에 동작가능하게 연결된 입력 디바이스 및 출력 디바이스 중 적어도 하나; 및
    상기 프로세서에 동작가능하게 연결된 메모리 디바이스
    를 포함하고,
    상기 메모리 디바이스는,
    그에 연결된 출력 드라이버를 구비한 메모리 어레이; 및
    상기 출력 드라이버와의 사이에 동작가능하게 연결되고 외부 클럭 신호와 연결되도록 구성된 지연-고정 루프 - 상기 지연-고정 루프는 순방향 및 피드백 지연 경로들을 포함하고, 상기 지연-고정 루프는 상기 순방향 지연 경로의 지연 길이에 대한 변화들을 생성하는 것으로부터 상기 순방향 지연 경로의 발진들을 필터링하도록 구성됨 -
    를 포함하는 전자 시스템.
  26. 제25항에 있어서,
    상기 지연-고정 루프는 상기 순방향 지연 경로의 발진들을 필터링하도록 구성된 적어도 하나의 발진 필터 및 상기 순방향 지연 경로의 신호들을 평균 필터링하도록 구성된 다수 필터를 포함하는 전자 시스템.
  27. 클럭 동기화 방법으로서,
    외부 클럭 신호를 순방향 루프 경로로 입력하는 단계;
    순방향 루프 경로 지연과 피드백 루프 경로 지연 사이의 위상차를 검출하는 단계;
    상기 순방향 루프 경로 지연을 조정하기 위한 제어 신호들을 생성하기 위해 상기 위상차로부터 발진들을 필터링하는 단계;
    상기 제어 신호들에 응답하여 상기 순방향 루프 경로 지연을 조정하는 단계; 및
    상기 순방향 루프 경로의 출력에서 출력 클럭을 생성하는 단계
    를 포함하는 클럭 동기화 방법.
  28. 제27항에 있어서,
    필터링하는 단계는 제1 발진 필터를 이용하여 상기 위상차로부터의 발진들을 필터링하는 단계 및 다수 필터를 이용하여 상기 위상차를 평균 필터링하는 단계를 포함하는 클럭 동기화 방법.
  29. 제28항에 있어서,
    상기 제1 발진 필터의 상기 위상차로부터 발진들을 먼저 필터링하고 다음으로 상기 다수 필터에서 상기 제1 발진 필터의 출력을 평균 필터링하는 단계를 더 포함하고, 상기 다수 필터의 출력은 상기 제어 신호들을 포함하는 클럭 동기화 방법.
  30. 제29항에 있어서,
    제2 발진 필터에서 상기 다수 필터의 출력을 필터링하는 제2 발진을 더 포함하고, 상기 제2 발진 필터의 출력은 상기 제어 신호들을 포함하는 클럭 동기화 방법.
  31. 제28항에 있어서,
    상기 다수 필터의 상기 위상차를 먼저 평균 필터링하고, 다음에 상기 제1 발진 필터에서 상기 다수 필터의 출력을 발진 필터링하고, 상기 제1 발진 필터의 출력은 상기 제어 신호들을 포함하는 클럭 동기화 방법.
  32. 복수의 집적 회로 메모리 디바이스들을 포함하는 반도체 웨이퍼로서,
    각각의 메모리 디바이스는,
    그에 연결된 출력 드라이버를 구비한 메모리 어레이; 및
    상기 출력 드라이버와의 사이에 동작가능하게 연결되고 외부 클럭 신호와 연결되도록 구성된 지연-고정 루프 - 상기 지연-고정 루프는 순방향 및 피드백 지연 경로들을 포함하고, 상기 지연-고정 루프는 상기 순방향 지연 경로의 지연 길이의 변화들을 생성하는 것으로부터 상기 순방향 지연 경로에서 발진들을 필터링하도록 구성됨 -
    를 포함하는 반도체 웨이퍼.
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