BR102012022452B1 - ddr psram e métodos de escrita e de leitura da mesma - Google Patents

ddr psram e métodos de escrita e de leitura da mesma Download PDF

Info

Publication number
BR102012022452B1
BR102012022452B1 BR102012022452-6A BR102012022452A BR102012022452B1 BR 102012022452 B1 BR102012022452 B1 BR 102012022452B1 BR 102012022452 A BR102012022452 A BR 102012022452A BR 102012022452 B1 BR102012022452 B1 BR 102012022452B1
Authority
BR
Brazil
Prior art keywords
data
controller
data rate
signal
double
Prior art date
Application number
BR102012022452-6A
Other languages
English (en)
Other versions
BR102012022452A2 (pt
Inventor
Chih-Hsin Lin
Tsung-Huang Chen
Bing-Shiun Wang
Jen-Pin Su
Original Assignee
Mediatek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/311,352 external-priority patent/US8593902B2/en
Application filed by Mediatek Inc filed Critical Mediatek Inc
Publication of BR102012022452A2 publication Critical patent/BR102012022452A2/pt
Publication of BR102012022452B1 publication Critical patent/BR102012022452B1/pt

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

DDR PSRAM E MÉTODOS DE ESCRITA E DE LEITURA DA MESMA. Uma pseudo-SRAM de taxa de dados dupla (DDR PSRAM) é provida. A DDR PSRAM inclui um receptor de dados, uma memória e um decodificador de endereço. O receptor de dados recebe um primeiro dado de taxa de dados única a partir de um controlador através de um barramento comum de acordo com um relógio, e recebe um dado de taxa de dados dupla a partir do controlador através do barramento comum de acordo com um sinal de estrobo de dados a partir do controlador. O decodificador de endereço decodifica o primeiro dado de taxa de dados única para a obtenção de um endereço da memória. O receptor de dados armazena o dado de taxa de dados dupla no endereço da memória.

Description

REFERÊNCIA CRUZADA A PEDIDOS RELACIONADOS
Este pedido é uma continuação em parte do Pedido U.S. N° 13/311.352, depositado em 5 de dezembro de 2011, o qual reivindica o benefício do Pedido Provisório N° 61/531.187, depositado em 6 de setembro de 2011.
ANTECEDENTES DA INVENÇÃO Campo da Invenção
A invenção se refere a uma pseudo-SRAM (PSRAM) e, mais particularmente, a um controlador e um dispositivo de memória de uma pseudo-PSRAM de taxa de dados dupla (DDR), e ao protocolo entre eles.
Descrição da Técnica Relacionada
Em aplicações portáteis, tais como dispositivos portáteis / sem fio, o uso de uma memória de consumo baixo de potência é essencial. Um dispositivo de PSRAM se adequa às exigências de baixo consumo de potência e alta densidade. Uma PSRAM, como uma memória de acesso randômico dinâmica (DRAM) convencional, contém células de memória dinâmica, mas, em termos de interface e acondicionamento, tem a aparência de uma memória de acesso randômico estática (SRAM).
Uma PSRAM pode operar em um modo de rajada. O modo de rajada melhora a velocidade de armazenamento e recuperação de dados. No modo de rajada, as funções específicas devem ocorrer em uma sequência predeterminada. Essas funções geralmente são realizadas em resposta a sinais de comando providos por um controlador do dispositivo de PSRAM. O sincronismo dos sinais de comando é determinado de acordo com um sinal de relógio e é alinhado para uma borda (elevação ou queda) do sinal de relógio ou ocorre após um tempo predeterminado depois da borda (elevação ou queda) do sinal de relógio. Mais ainda, no modo de rajada, o dispositivo de PSRAM pode operar em modos fixos e variáveis de estados de espera, em que o estado de espera determina um número mínimo de ciclos de relógio que passam antes de um dado válido estar presente em um barramento de dados.
Em um dispositivo de SDRAM de taxa de dados dupla (DDR) , ambas as bordas de elevação e de queda do sinal de relógio são pontos de disparo para operações de leitura e de escrita. Se comparado com um dispositivo de SDRAM de taxa de dados única (SDR) , o dispositivo de DDR SDRAM usando a mesma frequência de relógio dobrará a taxa de dados, e um esquema de relógio diferencial será usado para conformidade com as exigências de acurácia de sincronismo aumentadas.
BREVE SUMÁRIO DA INVENÇÃO
Uma pseudo-SRAM de taxa de dados dupla (DDR PSRAM) e métodos de escrita e de leitura de dados da mesma são providas. Uma modalidade de uma DDR PSRAM é provida. A DDR PSRAM compreende um receptor de dados, uma memória e um decodificador de endereço. 0 receptor de dados recebe um primeiro dado de taxa de dados única a partir de um controlador através de um barramento comum de acordo com um relógio, e recebe um dado de taxa de dados dupla a partir do controlador através do barramento comum de acordo com um sinal de estrobo de dados a partir do controlador. 0 decodificador de endereço decodifica o primeiro dado de taxa de dados única para a obtenção de um endereço da memória. O receptor de dados armazena os dados de taxa de dados dupla no endereço da memória.
Mais ainda, uma modalidade de um método de escrita de dados para uma DDR PSRAM é provida. Um primeiro dado de taxa de dados única a partir de um controlador é obtido através de um barramento comum de acordo com um relógio. O primeiro dado de taxa de dados única é decodificado para a obtenção de um endereço de uma memória na DDR PSRAM. Um dado de taxa de dados dupla a partir do controlador é obtido através do barramento comum de acordo com um sinal de estrobo de dados a partir do controlador. O dado de taxa de dados dupla é armazenado no endereço da memória.
Mais ainda, uma outra modalidade de uma DDR PSRAM é provida. A DDR PSRAM compreende um receptor de dados, uma memória, um decodificador de endereço, um transmissor de dados e uma unidade de geração de estrobo de dados. O receptor de dados recebe um primeiro dado de taxa de dados única a partir de um controlador através de um barramento comum de acordo com um relógio. 0 decodificador de endereço decodifica o dado de taxa de dados única para a obtenção de um endereço da memória. O transmissor de dados obtém os dados armazenados no endereço da memória e provê um dado de taxa de dados dupla para o controlador através do barramento comum de acordo com os dados obtidos. A unidade de geração de estrobo de dados provê um sinal de estrobo de dados para o controlador e alterna o sinal de estrobo de dados em resposta ao dado de taxa de dados dupla. O controlador recebe o dado de taxa de dados dupla de acordo com o sinal de estrobo de dados.
Além disso, uma modalidade de um método de leitura de dados para uma DDR PSRAM é provida. Um primeiro dado de taxa de dados única a partir de um controlador é obtido através de um barramento comum de acordo com um relógio. O primeiro dado de taxa de dados única é decodificado para a obtenção de um endereço de uma memória na DDR PSRAM. 0 dado armazenado no endereço da memória é obtido. Um dado de taxa de dados dupla é provido para o controlador através do barramento comum em resposta a um sinal de estrobo de dados de acordo com os dados obtidos. O controlador recebe o dado de taxa de dados dupla de acordo com o sinal de estrobo de dados.
Uma descrição detalhada é dada nas modalidades a seguir com referência aos desenhos associados.
BREVE DESCRIÇÃO DOS DESENHOS
A invenção pode ser mais plenamente entendida pela leitura da descrição detalhada subsequente e dos exemplos com referências feitas aos desenhos associados, em que: a figura 1 mostra um dispositivo eletrônico que compreende um controlador e uma DDR PSRAM; a figura 2 mostra uma forma de onda que ilustra os sinais entre o controlador 10 e a DDR PSRAM da figura 1; a figura 3 mostra um método de operação para uma DDR PSRAM de contagem de pino baixa (por exemplo, a PSRAM da figura 1) de acordo com uma modalidade da invenção; a figura 4 mostra uma forma de onda que ilustra os sinais da figura 1 de acordo com o método de operação da figura 3; a figura 5 mostra um controlador para uma DDR PSRAM de contagem de pino baixa (por exemplo, a PSRAM da figura 1) de acordo com uma modalidade da invenção; a figura 6 mostra uma forma de onda que ilustra os sinais do controlador da figura 5 de acordo com uma modalidade da invenção, onde o controlador realiza uma operação de escrita síncrona com 4 rajadas para uma DDR PSRAM de contagem de pino baixa (por exemplo, a PSRAM da figura 1); a figura 7 mostra uma forma de onda que ilustra os sinais do controlador da figura 5 de acordo com uma modalidade da invenção, onde o controlador realiza uma operação de leitura síncrona com 4 rajadas para uma DDR PSRAM de contagem de pino baixa (por exemplo, a PSRAM da figura 1); a figura 8 mostra uma DDR PSRAM de contagem de pino baixa de acordo com uma modalidade da invenção; a figura 9 mostra uma forma de onda que ilustra os sinais da DDR PSRAM da figura 8 de acordo com uma modalidade da invenção, em que um controlador realiza uma operação de escrita síncrona com 4 rajadas para a DDR PSRAM de contagem de pino baixa; a figura 10 mostra uma forma de onda que ilustra os sinais da DDR PSRAM da figura 8 de acordo com uma modalidade da invenção, em que um controlador realiza uma operação de leitura síncrona com 4 rajadas para a DDR PSRAM de contagem de pino baixa; e a figura 11 mostra uma unidade de taxa de dados dupla de um transmissor de dados de uma DDR PSRAM de contagem de pino baixa de acordo com uma modalidade da invenção.
DESCRIÇÃO DETALHADA DA INVENÇÃO
A descrição a seguir é do melhor modo contemplado de realização da invenção. Esta descrição é feita para fins de ilustração dos princípios gerais da invenção e não deve ser tomada em um sentido limitante. O escopo da invenção é mais bem determinado por uma referência às reivindicações em apenso.
A figura 1 mostra um dispositivo eletrônico 100. 0 dispositivo eletrônico 100 compreende um controlador 10 e uma DDR PSRAM 20. Mais ainda, o dispositivo eletrônico 100 ainda compreende uma pluralidade de linhas de transmissão unidirecionais e uma pluralidade de linhas de transmissão bidirecionais com um tri-estado entre o controlador 10 e a DDR PSRAM 20. As linhas 110 e 120 são linhas de transmissão unidirecionais para a provisão de um par de sinais de relógio CLK e CLKn a partir do controlador 10 para a DDR PSRAM 20. A linha 130 é uma linha unidirecional para a provisão de um sinal de seleção de chip CS a partir do controlador 10 para a DDR PSRAM 20. O barramento 140 compreende uma pluralidade de linhas de transmissão unidirecionais para a provisão de um sinal de comando CMD a partir do controlador 10 para a DDR PSRAM 20. A linha 150 é uma linha unidirecional para a provisão de um sinal de espera WAIT a partir da DDR PSRAM 20 para o controlador 10, em que o sinal de espera WATT é usado para notificar o controlador 10 quando um dado válido com taxa de dados dupla estiver presente no barramento 130. A linha 160 é uma linha de transmissão bidirecional para a transferência de um sinal de estrobo de dados DQS entre o controlador 10 e a DDR PSRAM 20. 0 barramento 170 é um barramento comum que compreende uma pluralidade de linhas de transmissão bidirecionais para a transferência de um sinal de endereço / dados AD, em que o sinal de endereço / dados AD compreendendo fluxos de endereço e de dados com diferentes taxas de transferência é multiplexado no barramento 170. Se comparado com um dispositivo de DDR PSRAM convencional, a DDR PSRAM 20 é uma memória de contagem de pino baixa (LPC) devido ao compartilhamento dos fluxos de endereço e dos fluxos de dados no barramento 170.
A figura 2 mostra uma forma de onda que ilustra os sinais entre o controlador 10 e a DDR PSRAM da figura 1. Com referência à figura 1 e à figura 2 em conjunto, o controlador 10 desativa o sinal de seleção de chip CS para selecionar a DDR PSRAM 20 no tempo tl, e, então, o controlador 10 provê um comando de leitura RD_CMD para a DDR PSRAM 20 através do sinal de comando CMD. Ao mesmo tempo, o controlador 10 também provê um endereço ADDR para a DDR PSRAM 20 através do sinal de endereço / dados AD. Em uma modalidade, o endereço ADDR pode ser dividido em um byte alto ADDR_H e um byte baixo ADDR_L, e o controlador 10 provê o byte alto ADDR_H através do sinal de comando CMD e provê o sinal de relógio CLK através do sinal de endereço / dados AD. No tempo t2, o controlador 10 provê os sinais de relógio CLK e CLKn para a DDR PSRAM 20, de modo que a DDR PSRAM 20 possa receber (alternativamente pode se referir a uma busca) o sinal de comando CMD e o sinal de endereço / dados AD de acordo com os sinais de relógio CLK e CLKn em um estado de comando. Por exemplo, na figura 2, a DDR PSRAM 2 0 recebe o sinal de comando CMD e o sinal de endereço / dados AD em uma borda de elevação do sinal de relógio CLK no tempo t2. Quando o comando de leitura RD_CMD é aceito pela DDR PSRAM 20 a partir do sinal de comando CMD, a DDR PSRAM 20 desativa o sinal de espera WAIT no tempo t3, para notificar o controlador 10 para entrar no estado de espera.
Quando o comando de leitura RD_CMD e o endereço ADDR são aceitos, a DDR PSRAM 20 executa uma operação de leitura para a obtenção dos dados a partir de uma célula de memória da DDR PSRAM 2 0 de acordo com o endereço ADDR. Antes da transmissão dos dados obtidos para o controlador 10, a DDR PSRAM 20 ativa o sinal de espera WAIT e desativa o sinal de estrobo de dados DQS em um ciclo de relógio CY1, o qual indica que os dados obtidos estão prontos para serem transmitidos para o controlador 10. Na figura 2, a DDR PSRAM 2 0 está operando em um modo variável do estado de espera, assim o período de tempo tRL é variável em ciclos de relógio (latência de leitura) de acordo com várias especificações. No tempo t4, a DDR PSRAM 20 começa a prover os dados obtidos DO a D7 para o controlador 10. Mais ainda, a DDR PSRAM 20 pode alternar o sinal de estrobo de dados DQS em resposta aos dados DO a D7. Assim, o controlador 10 pode receber sequencialmente os dados DO a D7 de acordo com as bordas de elevação e de queda do sinal de estrobo de dados DQS. Após os dados DO a D7 serem recebidos, o controlador 10 ativa o sinal de comando CMD no tempo t5 para terminar a operação de leitura. Então, o sinal de espera WAIT e o sinal de estrobo de dados DQS são ambos colocados em um estado de impedância alta em um ciclo de relógio CY2.
Na figura 2, o sinal de estrobo de dados DQS é colocado em um estado de impedância alta até o estado de espera ser terminado. Mais ainda, para o sinal de estrobo de dados DQS, um período de tempo tLZ é denominado como um tempo de impedância baixa a partir da borda de elevação do sinal de relógio CLK no ciclo de relógio CY1. Em geral, o sinal de estrobo de dados DQS é sado para engatar os dados DO a D7, e um circuito de rastreamento é usado para rastreamento do sinal de estrobo de dados DQS em um controlador convencional. Por exemplo, quando é detectado que o sinal de espera WAIT foi desativado (ou ativado em uma outra modalidade a partir de uma especificação de projeto diferente), o controlador convencional precisa mascarar o período de iminência do sinal de estrobo de dados DQS, de modo a controlar por porta o sinal de estrobo de dados DQS. Se o período de iminência mascarado do sinal de estrobo de dados DQS for mal interpretado devido ao período de tempo variável tRL e ao período de tempo tLZ, será difícil obter os dados válidos DO a D7, de acordo com o sinal de estrobo de dados DQS. Por exemplo, se o sinal de espera WAIT ou o sinal de estrobo de dados DQS derivar no ciclo de relógio CY1, um transiente do sinal de espera WAIT poderá ser posterior em relação ao período de tempo tLZ, isto é, o sinal de estrobo de dados DQS será desativado mais cedo do que o transiente do sinal de espera WAIT, desse modo gerando uma violação de tempo. Portanto, é difícil mascarar o período de iminência do sinal de estrobo de dados DQS para o controlador convencional, assim causando um engate de dados inválido.
A figura 3 mostra um método de operação para uma DDR PSRAM de contagem de pino baixa (por exemplo, a PSRAM 20 da figura 1) de acordo com uma modalidade da invenção, e a figura 4 mostra uma forma de onda que ilustra os sinais da figura 1 de acordo com o método de operação da figura 3. Com referência à figura 3 e à figura 4 em conjunto, na etapa S302, a DDR PSRAM recebe um dado de taxa de dados única a partir de um controlador através de um barramento comum acoplado entre a DDR PSRAM e o controlador, em que o dado de taxa de dados única compreende ume n da DDR PSRAM, conforme mostrado em um estado de comando da figura 4. Ao mesmo tempo, o DDR PSRAM também recebe um comando de leitura a partir do controlador através de um sinal de comando. Na etapa S304, após o comando de leitura a partir do controlador ter sido aceito, a DDR PSRAM provê um sinal de estrobo de dados DQS e um sinal de espera WAIT para o controlador e desativa o sinal de estrobo de dados DQS e o sinal de espera WAIT, conforme mostrado em um estado de espera da figura 4. Em seguida, a DDR PSRAM provê um dado de taxa de dados dupla compreendendo dados armazenados no endereço da DDR PSRAM para o controlador através do barramento comum (etapa S306), e a DDR PSRAM alterna o sinal de estrobo de dados em resposta ao dado duplo transmitido (etapa S308). Se comparado com a figura 2, o sinal de estrobo de dados da figura 4 é desativado durante o estado de espera, conforme mostrado no rótulo 40, assim nenhum período de tempo tLZ da figura 2 existindo. Portanto, o controlador recebe o dado de taxa de dados dupla de acordo com o sinal de estrobo de dados DQS sem mascaramento do período de iminência do sinal de estrobo de dados DQS. Em outras palavras, o controlador pode usar diretamente as bordas de elevação e queda do sinal de estrobo de dados DQS para o engate do dado de taxa de dados dupla. Mais ainda, o sinal de espera e o sinal de estrobo de dados são atribuídos para uma impedância alta até o comando de leitura do controlador ser recebido pela DDR PSRAM, isto é, o sinal de espera e o sinal de estrobo de dados serem atribuídos a uma impedância alta no estado de comando. Além disso, após os dados DO a D7 serem recebidos pela DDR PSRAM, o controlador 10 ativa o sinal de seleção de chip CS para terminar a operação de leitura e, então, o sinal de espera WAIT e o sinal de estrobo de dados DQS são ambos colocados em um estado de impedância alta.
A figura 5 mostra um controlador 50 para uma DDR PSRAM de contagem de pino baixa (por exemplo, a PSRAM 20 da figura 1) de acordo com uma modalidade da invenção. O controlador 50 compreende um processador 510, um módulo de relógio 530, um módulo de endereço / dados 550, um módulo de estrobo de dados 570 e um módulo de espera 590. O processador 510 controla o módulo de relógio 530 para a provisão dos sinais de relógio diferenciais CLK e CLKn para a DDR PSRAM. 0 módulo de relógio 530 compreende um gerador de relógio 532 e dois buffers de saída 534 e 536, em que o gerador de relógio 532 compreende um divisor de frequência 538. O gerador de relógio 532 gera os sinais de relógio CLK1X e CLK2X de acordo com um relógio de entrada CLKin, onde o sinal de relógio CLK2X é duas vezes a frequência do sinal de relógio CLK1X. Em uma modalidade, o relógio de entrada CLKin é provido por um oscilador. Mais ainda, o divisor de frequência 538 divide o sinal de relógio CLK2X para a geração do sinal de relógio CLK1X. Os sinais de relógio CLK e CLKn são gerados a partir do sinal de relógio CLK1X, e têm a mesma frequência que aquela do sinal de relógio CLK1X. Mais ainda, os sinais de relógio CLK e CLKn são providos para a DDR PSRAM através dos buffers de saída 536 e 534, respectivamente. O processador 510 controla o módulo de endereço / dados 550 para a provisão de fluxos de endereço para a DDR PSRAM em uma fase de cornado, proveem fluxos de dados para a DDR PSRAM em uma fase de escrita de dados, e recebem fluxos de dados a partir da DDR PSRAM em uma fase de leitura de dados. O módulo de endereço / dados 550 compreende uma unidade de controle de saída 552, um buffer de saída 554, um buffer de entrada 556, uma unidade de processamento de taxa única 558, uma unidade de processamento de taxa dupla 560, um seletor 562, um receptor de dados 564 e uma unidade de armazenamento 566. O seletor 562 é usado para prover seletivamente qualquer uma dentre a unidade de processamento de taxa única 558 e a unidade de processamento de taxa dupla 560 para o buffer de saída 554, de acordo com um sinal de controle WDATA_PHASE_EN. Na modalidade, o seletor 562 é um multiplexador (MUX). 0 processador 510 controla o módulo de estrobo de dados 570 para prover um sinal de estrobo de dados para a DDR PSRAM na fase de escrita de dados e receber um sinal de estrobo de dados a partir da DDR PSRAM em uma fase de leitura de dados. 0 módulo de estrobo de dados 570 compreende um buffer de entrada 572, um buffer de saída 574, uma unidade de controle por porta de estrobo de dados 576, uma unidade de geração de estrobo de dados 578 e uma unidade de controle de saída 580. 0 processador 510 controla o módulo de espera 590 para receber um sinal de espera a partir da DDR PSRAM na fase de leitura de dados. O módulo de espera 590 compreende um buffer de entrada 592, uma unidade de sincronização 594 e uma unidade de controle de leitura 596. Os detalhes de descrições ilustrando as operações do módulo de endereço / dados 550, do módulo de estrobo de dados 570 e do módulo de espera 590 são descritas abaixo.
A figura 6 mostra uma forma de onda que ilustra os sinais do controlador 50 da figura 5 de acordo com uma modalidade da invenção, em que o controlador 50 realiza uma operação de escrita síncrona com 4 rajadas para uma DDR PSRAM de contagem de pino baixa (por exemplo, a PSRAM 20 da figura 1) . Com referência à figura 5 e à figura 6 em conjunto, durante um período de tempo TP1, o processador 510 provê um sinal de habilitação CMD_EN com um nível lógico HIGH para a unidade de controle de saída 552, de modo a controlar a unidade de controle de saída 552 para habilitar o buffer de saída 554. Ao mesmo tempo, o processador 510 também provê um sinal ADDRO com uma informação de endereço ADDR para a unidade de processamento de taxa única 558. Em seguida, a unidade de processamento de taxa única 558 obtém um dado de taxa de dados única com a informação de endereço ADDR de acordo com o sinal de relógio CLK1X, e provê o dado de taxa de dados única para o seletor 562. Mais ainda, o processador 510 provê um sinal de controle WDATA_PHASE_EN com um nível lógico LOW para o seletor 562, de modo a controlar o seletor 562 para extrair o dado de taxa de dados única provido pela unidade de processamento de taxa única 558, para o buffer de saída 554 . Assim, um sinal de endereço / dados AD com uma informação de endereço ADDR é provido para a DDR PSRAM em uma fase de comando. Enquanto isso, um sinal de comando CMD com um comando de escrita WR_CMD é enviado para a DDR PSRAM através de um barramento de comando (por exemplo, 140 da figura 1). Em seguida, a partir de um período de tempo TP2 até um período de tempo TP5, o processador 510 provê o sinal de controle WDATA_PHASE_EN com um nível lógico HIGH para as unidades de controle de saída 552 e 580, de modo a controlarem as unidades de controle de saída 552 e 580 para habilitarem os buffers de saída 554 e 574. De acordo com a latência de escrita fixa (tal como N ciclos), o processador 510 provê o sinal de controle WDATA_PHASE_EN com um nível lógico HIGH quando do N ciclo de relógio do sinal de relógio CLK1X após o envio do comando de escrita, de modo a entrar na fase de escrita de dados. Mais ainda, o processador 510 provê o sinal de controle WDATA_PHASE_EN para o seletor 562, de modo a prover uma saída da unidade de processamento de taxa dupla 560 para o buffer de saída 554. 0 processador 510 provê o sinal WDATAO_L com um dado D0 e o sinal WDATAO_H com um dado Dl para a unidade de processamento de taxa dupla 560 durante o período de tempo TP3, e o processador 510 provê ao sinal WDATAO_L um dado D2 e ao sinal WDTAO_H um dado D3 para a unidade de processamento de taxa dupla 560 durante o período de tempo TP4. A unidade de processamento de taxa dupla 560 provê um taxa de dados dupla com os dados D0, Dl, D2 e D3 para o buffer de saída 554 através do seletor 562, de acordo com o sinal de relógio CLK2X. Assim, um sinal de endereço / dados AD com os dados D0, Dl, D2 e D3 é provido para a DDR PSRAM na fase de escrita de dados. Na modalidade, a unidade de processamento de taxa dupla 560 alternativamente provê os dados dos sinais WDATAO_L e WDATAO_H como os dados de taxa de dados dupla de acordo com o sinal de relógio CLK2X. Portanto, o sinal de endereço / dados AD com os fluxos de dados formados pelos dados DO a D3 pode ser transmitido para a DDR PSRAM em sequência. Mais ainda, durante os períodos de tempo TP3 e TP4, o processador 510 provê um sinal de habilitação DQSEN com um nível lógico HIGH para a unidade de geração de estrobo de dados 578, de modo a controlar a unidade de geração de estrobo de dados 578 para prover um sinal de estrobo de dados DQS para a DDR PSRAM através do buffer de saída 574. Assim, a DDR PSRAM pode receber o sinal de endereço / dados AD de acordo com bordas de elevação e de queda do sinal de estrobo de dados DQS e, então, a DDR PSRAM escreve os dados DO, Dl, D2 e D3 em células de memória da mesma de acordo com a informação de endereço ADDR.
A figura 7 mostra uma forma de onda que ilustra os sinais do controlador 50 da figura 5 de acordo com uma modalidade da invenção, em que o controlador 50 realiza uma operação de leitura síncrona com 4 rajadas para uma DDR PSRAM de contagem de pino baixa (por exemplo, a PSRAM 20 da figura 1) . Com referência à figura 5 e à figura 7 em conjunto, durante um período de tempo TP6, o processador 510 provê um sinal de habilitação CMD_EN com um nível lógico HIGH para a unidade de controle de saída 552, de modo a controlar a unidade de controle de saída 552 para habilitar o buffer de saída 554. Ao mesmo tempo, o processador 510 também provê um sinal ADDRO com uma informação de endereço ADDR para a unidade de processamento de taxa única 558. Em seguida, a unidade de processamento de taxa única 558 obtém um dado de taxa de dados única com a informação de endereço ADDR de acordo com o sinal de relógio CLK1X e provê o dado de taxa de dados única para o seletor 562. Mais ainda, o processador 510 provê um sinal de controle WDATA_PHASE_EN com um nível lógico LOW para o seletor 562, de modo a controlar o seletor 562 para extrair o dado de taxa de dados única provido pela unidade de processamento de taxa única 558 para o buffer de saída 554. Assim, um sinal de endereço / dados AD com uma informação de endereço ADDR é provido para a DDR PSRAM em uma fase de comando. Enquanto isso, um sinal de comando CMD com um comando de leitura RD_CMD é enviado para a DDR PSRAM através de um barramento de comando (por exemplo, 14 0 na figura 1) . Conforme descrito no método de operação da figura 3, após o comando de leitura RD_CMD do sinal de comando CMD a partir do controlador ser aceito, a DDR PSRAM provê um sinal de estrobo de dados DQS e um sinal de espera WAIT para o controlador e desativa o sinal de estrobo de dados e o sinal de espera em um estado de espera. No módulo de espera 590, o buffer de entrada 592 transmite o sinal de espera WAIT a partir da DDR PSRAM para a unidade de sincronização 594 para sincronização, e a unidade de sincronização 594 provê um sinal de espera sincronizado para a unidade de controle de leitura 596. Mais ainda, o processador 510 provê o sinal de habilitação RDATA_PHASE_EN com um nível lógico HIGH mediante 2 ciclos de relógio após o envio do comando de leitura RD_CMD, de modo a entrar em uma fase de leitura de dados. Mais ainda, a unidade de controle de leitura 596 provê um sinal de pronto RDATA_PTR_GEN para a unidade de armazenamento 566. Em uma fase de leitura de dados, a unidade de controle por porta de estrobo de dados 576 é habilitada pelo sinal de habilitação RDATA_PHASE_EN para controlar por porta o sinal de estrobo de dados DQS alternado pela DDR PSRAM, de modo a obter um sinal controlado por porta DQS_CG e prover o sinal controlado por porta DQS_CG para o receptor de leitura 564. O receptor de leitura 564 recebe o sinal de endereço / dados AD a partir da DDR PSRAM e armazena os dados do sinal de endereço / dados AD em unidades de primeiro a entrar primeiro a sair (FIFOs) da unidade de armazenamento 566, de acordo com o sinal controlado por porta DQS_CG, em que o sinal de endereço / dados AD compreende fluxos de dados formados pelas unidades de dados DO, Dl, D2 e D3 que são armazenadas nas células de memória da DDR PSRAM correspondente à informação de endereço ADDR. Por exemplo, uma primeira borda de elevação do sinal controlado por porta DQS_CG é usada para engatar o dado DO na FIFO FIFOR[0], uma primeira borda de queda do sinal controlado por porta DQS_CG é usada para engatar o dado Dl na FIFO FIFOF[0], uma segunda borda de elevação do sinal controlado por porta DQS_CG é usada para engatar o dado D2 na FIFO FIFOR[1] e uma segunda borda de queda do sinal controlado por porta DQS_CG é usada para engatar o dado D3 na FIFO FIFOF[1]. Em outras modalidades, a unidade de armazenamento 566 pode compreender o registrador ou outras células de armazenamento para o armazenamento dos dados do sinal de endereço / dados AD. Mais ainda, a unidade de armazenamento 566 provê as unidades de dados armazenadas na FIFOR[1:0] e na FIFOF[1:0] para o processador 510 através dos sinais RDATA_IN_R e RDATA_IN_L, de acordo com o sinal de pronto RDATA_PTR_GEN. Assim, o processador 510 obtém os dados D0, Dl, D2 e D3 correspondentes à informação de endereço ADDR. Após os dados D0, Dl, D2 e D3 serem armazenados pelo processador 510, o processador 510 desativa o sinal de habilitação RDATA_PHASE_EN para terminar a fase de leitura de dados.
A figura 8 mostra uma DDR PSRAM de contagem de pino baixa 60 de acordo com uma modalidade da invenção. A DDR PSRAM 60 compreende urn modulo de controle 610, uma unidade de regulagem de hardware 620, urn modulo de relógio 630, uma memória 640, um registrador de configuração 650, um decodificador de endereço 660, um módulo de endereço / dados 710, um módulo de estrobo de dados 740 e um módulo de espera 750. 0 módulo de controle 610 compreende uma unidade de controle 616, um buffer de entrada 614 para o recebimento de um sinal de comando CMD a partir de um controlador (por exemplo, 10 da figura 1) e um buffer de entrada para o recebimento de um sinal de seleção de chip CS a partir do controlador. A unidade de regulagem de hardware 620 provê dois sinais de controle HW1 e HW2 para a unidade de controle 616 ou o registrador de configuração 650, em que os sinais de controle HW1 e HW2 são determinados de acordo com uma configuração de hardware da DDR PSRAM 60 que é regulada pela correia de pino ou EFUSE. Na modalidade, a unidade de regulagem de hardware 620 provê o sinal de controle HW1 para a unidade de controle 616 para indicar que a DDR PSRAM 60 ê operada em um modo de taxa de dados única ou um modo de taxa de dados dupla, e a unidade de regulagem de hardware 620 provê o sinal de controle HW2 para a unidade de controle 616 para indicar se é para desativar o sinal de estrobo de dados DQS durante um estado de espera, conforme descrito nas figuras 3 a 4. 0 módulo de relógio 630 compreende uma unidade de relógio 636, um buffer de entrada 632 para recebimento de um sinal de relógio CLK a partir do controlador e um buffer de entrada 634 para recebimento de um sinal de relógio CLKn a partir do controlador. A memória 640 compreende uma pluralidade de células de memória para o armazenamento de dados. 0 módulo de endereço / dados 710 compreende uma unidade de controle de saída 712, um buffer de saída 714, um buffer de entrada 716, um transmissor de dados 72 0 e um receptor de dados 730. A unidade de controle 616 pode controlar a unidade de controle de saída 712 para permitir que o buffer de saída 714 extraia o sinal de endereço / dados AD. No módulo de endereço / dados 710, o transmissor de dados 720 provê fluxos de dados para o controlador em uma fase de leitura de dados. 0 transmissor de dados 720 compreende um seletor 722, uma unidade de taxa de dados única 724 para dados de taxa de dados única e uma unidade de taxa de dados dupla 726 para dados de taxa de dados dupla. O seletor 722 é usado para seletivamente prover a saída da unidade de taxa de dados única 724 e da unidade de taxa de dados dupla 726 para o controlador através do buffer de saída 714, de acordo com um sinal de controle DDR_PSRAM_EN provido pelo registrador de configuração 650, em que o sinal de controle DDR_PSRAM_EN é usado para indicar que a DDR PSRAM 60 é operada em um modo de taxa de dados única ou um modo de taxa de dados dupla. Na modalidade, o sinal de controle DDR_PSRAM_EN é determinado de acordo com um comando a partir do controlador através do sinal de comando CS ou uma configuração de hardware da unidade de regulagem de hardware 620. No módulo de endereço / dados 710, o receptor de dados 730 recebe fluxos de endereço a partir do controlador em uma fase de comando e recebe fluxos de dados a partir do controlador em uma fase de escrita de dados. O receptor de dados 73 0 compreende urn seletor 732, uma unidade de taxa de dados única 734 para dados de taxa de dados única e uma unidade de taxa de dados dupla 73 6 para dados de taxa de dados dupla. 0 seletor 732 é usado para seletivamente prover a saída da unidade de taxa de dados única 734 e da unidade de taxa de dados dupla 73 6 para a memória 640, de acordo com o sinal de controle DDR_PSRAM_EN a partir do registrador de configuração 650. Na modalidade, os seletores 722 e 732 são multiplexadores (MUXs) . A unidade de controle 616 controla o módulo de estrobo de dados 740 para prover o sinal de estrobo de dados DQS para o controlador na fase de leitura de dados e para receber o sinal de estrobo de dados DQS a partir do controlador na fase de escrita de dados. 0 módulo de estrobo de dados 740 compreende um buffer de entrada 742, um buffer de saída 744, uma unidade de geração de estrobo de dados 746 e uma unidade de controle de saída 748. A unidade de controle 616 pode controlar a unidade de controle de saída 74 8 para habilitar o buffer de saída 744 para a extração do sinal de estrobo de dados DQS. A unidade de controle 616 pode controlar a unidade de geração de estrobo de dados 746 para alternar o sinal de estrobo de dados DQS em resposta a um dado de taxa de dados dupla do sinal de endereço / dados AD. Mais ainda, a unidade de controle 616 controla o módulo de espera 750 para prover um sinal de espera para a DDR PSRAM na fase de leitura d dados. O módulo de espera 750 compreende um buffer de saída 752 e uma unidade de processamento de espera 754. Os detalhes de descrições ilustrando as operações do módulo de endereço / dados 710, do módulo de estrobo de dados 740 e do módulo de espera 750 são descritos abaixo.
A figura 9 mostra uma forma de onda que ilustra os sinais da DDR PSRAM 60 da figura 8 de acordo com uma modalidade da invenção, em que um controlador (por exemplo, 10 da figura 1) realiza uma operação de escrita síncrona com 4 rajadas para a DDR PSRAM de contagem de pino baixa 60. Com referência à figura 8 e à figura 9 em conjunto, primeiramente, no módulo de relógio 630, a unidade de relógio 636 recebe os sinais de relógio CLK e CLKn a partir do controlador para a geração de um sinal de relógio CLKin, em que o sinal de relógio CLKin tem a mesma frequência que aquela dos sinais de relógio CLK e CLKn. Em uma modalidade, a unidade de relógio 636 pode gerar o sinal de relógio CLKin apenas de acordo com o sinal de relógio CLK ou CLKin, quando a DDR PSRAM 60 for operada em um modo de taxa de dados única (SDR), por exemplo, a unidade de relógio 636 pode configurar o sinal de relógio CLK como o sinal de relógio CLKin. Em seguida, no tempo tl, o sinal de seleção de chip CS é desativado pelo controlador, para notificação a DDR PSRAM 60 quanto ao acesso a dados. Em seguida, durante um período de tempo TP1, a unidade de controle 616 recebe um sinal de comando CMD com um comando de escrita WR_CMD a partir do controlador. Simultaneamente, a unidade de controle 616 controla o registrador de configuração 650, o decodificador de endereço 660 e o módulo de endereço / dados 710 para o recebimento de um sinal de endereço / dados AD com uma informação de endereço ADDR provida pelo controlador em uma fase de comando. No receptor de dados 730, a unidade de taxa de dados única 734 recebe o sinal de endereço / dados AD para a obtenção da informação de endereço ADDR e provê a informação de endereço ADDR para o registrador de configuração 650 e o decodificador de endereço 660. Em seguida, o decodificador de endereço 660 decodifica a informação de endereço ADDR para a obtenção de um endereço da memória 640 correspondente à informação de endereço ADDR, e o registrador de configuração 650 configura a memória 640 de acordo com a informação de endereço ADDR. Na modalidade, o sinal de comando CMD e o sinal de endereço / dados AD são engatados pela DDR PSRAM 60 em resposta a uma borda de elevação do relógio CLKin. De acordo com uma latência de escrita fixa (tal como de N ciclos) , o controlador pode entrar em uma fase de escrita de dados mediante o ciclo de relógio N do sinal de relógio CLK, após o envio do comando de escrita. Em seguida, o sinal de endereço / dados AD com os dados D0, Dl, D2 e D3 escritos pelo controlador é recebido pelo receptor de dados 73 0 na fase de dados de escrita. Se o sinal de controle DDR_PSRAM_EN indicar que a DDR PSRAM 6 0 é operada em um modo de SINAL DE DIFUSÃO RECEBIDO, por exemplo, o sinal de controle DDR_PSRAM_EN está em um nível lógico baixo, a unidade de taxa de dados única 734 receberá o sinal de endereço / dados AD em resposta ao relógio CLKin para a obtenção dos dados D0, Dl, D2 e D3, e, então, o sinal de controle DDR_PSRAM_EN controlará o seletor 732 para a passagem dos dados D0, Dl, D2 e D3 para a memória 64 0 a partir da unidade de taxa de dados única 734. Assim, os dados D0, Dl, D2 e D3 são armazenados no endereço da memória 640 correspondente à informação de endereço ADDR. Em seguida, no tempo t2, o controlador ativa o sinal de seleção de chip CS para completar a operação de escrita síncrona. Se o sinal de controle DDR_PSRAM_EN indicar que a DDR PSRAM 60 é operada em um modo de taxa de dados dupla (DDR), por exemplo, o sinal de controle DDR_PSRAM_EN será regulado para um nível lógico alto de acordo com um comando do controlador através do sinal de comando CMD, a unidade de taxa de dados dupla 736 receberá o sinal de endereço / dados AD em resposta ao sinal de estrobo de dados DQS para a obtenção dos dados DO, Dl, D2 e D3, em que o sinal de estrobo de dados DQS a partir do controlador é recebido pelo buffer de entrada 742. Em outras palavras, o módulo de estrobo de dados 74 0 é operado como um modo de entrada. Mais ainda, a unidade de taxa de dados dupla 73 6 pode receber o sinal de endereço / dados AD de acordo com ambas as bordas de elevação e de queda do sinal de estrobo de dados DQS, quando a DDR PSRAM 60 for operada no modo de taxa de dados dupla. Em seguida, o sinal de controle DDR_PSRAM_EN controla o seletor 732 para a passagem dos dados D0, Dl, D2 e D3 para a memória 64 0 a partir da unidade de taxa de dados dupla 736. Assim, os dados D0, Dl, D2 e D3 são armazenados no endereço da memória 640 correspondente à informação de endereço ADDR.
A figura 10 mostra uma forma de onda que ilustra os sinais da DDR PSRAM 60 da figura 8 de acordo com uma modalidade da invenção, em que um controlador (por exemplo, 10 da figura 1) realiza uma operação de leitura síncrona com 4 rajadas para a DDR PSRAM de contagem de pino baixa 60. Com referência à figura 8 e à figura 10 em conjunto, primeiramente, no módulo de relógio 630, a unidade de relógio 636 recebe os sinais de relógio CLK e CLKn a partir do controlador para a geração de um sinal de relógio CLKin, onde o sinal de relógio CLKin tem a mesma frequência que aquela dos sinais de relógio CLK e CLKn. Em seguida, no tempo t3, o sinal de seleção de chip CS é desativado pelo controlador, para notificar a DDR PSRAM 60 quanto a um acesso a dados. Em seguida, durante o período de tempo TP2, a unidade de controle 616 recebe um sinal de comando CMD com um comando de leitura RD_CMD a partir do controlador. Simultaneamente, a unidade de controle 616 controla o registrador de configuração 650, o decodificador de endereço 660 e o módulo de endereço / dados 710 para receber um sinal de endereço / dados AD com a informação de endereço ADDR provida pelo controlador em uma fase de comando. No receptor de dados 73 0, a unidade de taxa de dados única 734 recebe o sinal de endereço / dados AD para a obtenção da informação de endereço ADDR e provê a informação de endereço ADDR para o registrador de configuração 650 e o decodificador de endereço 660. Em seguida, o decodificador de endereço 660 decodifica a informação de endereço ADDR para a obtenção de um endereço da memória 640 correspondente à informação de endereço ADDR, e o registrador de configuração 650 configura a memória 640 de acordo com a informação de endereço ADDR. Na modalidade, o sinal de comando CMD e o sinal de endereço / dados AD são engatados pela DDR PSRAM 60 em resposta a uma borda de elevação do relógio CLKin. Mais ainda, quando o comando de leitura RD_CMD é aceito pela unidade de controle 616 a partir do sinal de comando CMD, a unidade de controle 616 controla a unidade de processamento de espera 754 para desativar o sinal de espera WAIT no tempo t4, para notificar o controlador para entrar em um estado de espera.
Na figura 10, a DDR PSRAM 60 é operada em um modo variável de estado de espera. Em seguida, a unidade de controle 616 controla a unidade de processamento de espera 754 para ativar o sinal de espera WAIT no tempo t5, para notificação do controlador para receber os dados armazenados no endereço da memória 640 correspondente à informação de endereço ADDR em uma fase de leitura de dados, isto é, o dado de taxa de dados dupla está pronto para ser transmitido para o controlador. Se o sinal de controle DDR_PSRAM_EN indicar que a DDR PSRAM 60 é operada em um modo de taxa de dados única (SDR), por exemplo, o sinal de controle DDR_PSRAM_EN estará em um nível lógico baixo, a unidade de taxa de dados única 724 do transmissor de dados 720 obterá os dados D0, Dl, D2 e D3 armazenados na memória 640, e transmitirá o sinal de endereço / dados AD com os dados D0, Dl, D2 e D3 para o seletor 722 em resposta ao relógio CLKin, e, então, o sinal de controle DDR_PSRAM_EN controlará o seletor 722 para transmitir os dados D0, Dl, D2 e D3 a partir da unidade de taxa de dados única 724 para o controlador. Assim, os dados D0, Dl, D2 e D3 armazenados no endereço da memória 640 correspondente à informação de endereço ADDR são recebidos pelo controlador de acordo com os sinais de relógio CLK e CLKn. Em seguida, no tempo t6, o controlador ativa o sinal de seleção de chip CS para completar a operação de leitura síncrona.
Na figura 10, se o sinal de controle DDR_PSRAM_EN indicar que a DDR PSRAM 60 é operada em um modo de taxa de dados dupla (DDR), por exemplo, o sinal de controle DDR_PSRAM_EN será regulado para um nível lógico alto de acordo com um comando a partir do controlador através do sinal de comando CMD, a unidade de taxa de dados dupla 726 do transmissor de dados 720 obterá os dados DO, Dl, D2 e D3 armazenados na memória 640, e transmitirá o sinal de endereço / dados AD com os dados D0, Dl, D2 e D3 para o seletor 722 em resposta ao relógio CLKin, e, então, o sinal de controle DDR_PSRAM_EN controlará o seletor 722 para transmitir os dados D0, Dl, D2 e D3 a partir da unidade de taxa de dados dupla 726 para o controlador, em resposta ao sinal de estrobo de dados DQS provido pelo módulo de estrobo de dados 74 0. Na unidade de taxa de dados dupla 726, o sinal de relógio CLKin é usado para prover os dados D0, Dl, D2 e D3 como os dados de taxa de dados dupla. Por exemplo, o sinal de relógio CLKin pode controlar um multiplexador para alternativamente prover os dados armazenados em dois buffers como o sinal de endereço / dados AD com os dados D0, Dl, D2 e D3, conforme mostrado na figura 11. Mais ainda, em uma modalidade, a unidade de taxa de dados dupla 726 obtém os dados D0, Dl, D2 e D3 e transmite o sinal de endereço / dados AD com os dados D0, Dl, D2 e D3 para o seletor 722, de acordo com as operações de FIFO similares às da unidade de armazenamento 566 descrita na figura 5. Especificamente, a unidade de taxa de dados dupla 726 alternativamente provê os dados a partir da memória 64 0 como o dado de taxa de dados dupla de acordo com o sinal de estrobo de dados. Portanto, o controlador pode receber o sinal de endereço / dados AD de acordo com as bordas de elevação e de queda do sinal de estrobo de dados DQS, quando a DDR PSRAM 6 0 for operada no modo de taxa de dados dupla, de modo a obter os dados D0, Dl, D2 e D3. Mais ainda, a unidade de controle 616 pode seletivamente controlar o módulo de estrobo de dados 740 para desativar o sinal de estrobo de dados DQS durante o estado de espera. Por exemplo, se o sinal de controle HW2 indicar que o sinal de estrobo de dados DQS precisa ser desativado durante o estado de espera, a DDR PSRAM 60 poderá prover o sinal de estrobo de dados DQS e o sinal de espera WAIT para o controlador e desativar o sinal de estrobo de dados e o sinal de espera no estado de espera, após o comando de leitura RD_CMD do sinal de comando CMD a partir do controlador ser aceito, conforme mostrado em uma seta A. Caso contrário, a DDR PSRAM 60 pode prover apenas o sinal de espera WAIT para o controlador e desativar o sinal de espera no estado de espera, após o comando de leitura RD_CMD do sinal de comando CMD do controlador ser aceito. Após o sinal de espera WAIT ser ativado, a DDR PSRAM 60 provê o sinal de estrobo de dados DQS para o controlador, conforme mostrado na seta B.
Embora a invenção tenha sido descrita a título de exemplo e em termos das modalidades preferidas, é para ser entendido que a invenção não está limitada às modalidades expostas. Ao contrário, pretende-se cobrir várias modificações e arranjos similares (conforme seria evidente para aqueles versados na técnica). Portanto, o escopo das reivindicações em apenso deve estar de acordo com a mais ampla interpretação de modo a englobar todas essas modificações e arranjos similares.

Claims (27)

1. Pseudo-SRAM de taxa de dados dupla (DDR PSRAM) , caracterizadapelo fato de que compreende: um receptor de dados que recebe um primeiro dado de taxa de dados única a partir de um controlador através de um barramento comum de acordo com um relógio, e que recebe um dado de taxa de dados dupla a partir do controlador através do barramento comum de acordo com um sinal de estrobo de dados a partir do controlador; uma memória; e um decodificador de endereço, que decodifica o primeiro dado de taxa de dados única para a obtenção de um endereço da memória, em que o receptor de dados armazena o dado de taxa de dados dupla no endereço da memória.
2. DDR PSRAM, de acordo com a reivindicação 1, caracterizadapelo fato de que o receptor de dados recebe o primeiro dado de taxa de dados única em uma fase de comando e o dado de taxa de dados dupla em uma fase de escrita de dados.
3. DDR PSRAM, de acordo com a reivindicação 1, caracterizadapelo fato de que o relógio e o sinal de estrobo de dados são providos pelo controlador, e o sinal de estrobo de dados é de duas vezes a frequência do relógio.
4. DDR PSRAM, de acordo com a reivindicação 3, caracterizadapelo fato de que o dado de taxa de dados dupla compreende uma pluralidade de unidades de dados que são divididas em um primeiro grupo e um segundo grupo, e o receptor de dados recebe as unidades de dados do primeiro grupo em resposta a uma borda de elevação do sinal de estrobo de dados e recebe as unidades de dados do segundo grupo em resposta a uma borda de queda do sinal de estrobo de dados.
5. DDR PSRAM, de acordo com a reivindicação 1, caracterizada pelo fato de que o receptor de dados compreende: uma unidade de taxa de dados única, que recebe o primeiro dado de taxa de dados única em uma fase de comando e que provê o primeiro dado de taxa de dados única para o decodificador de endereço; e uma unidade de taxa de dados dupla que recebe o dado de taxa de dados dupla em uma fase de escrita de dados e que armazena o dado de taxa de dados dupla na memória.
6. DDR PSRAM, de acordo com a reivindicação 1, caracterizada pelo fato de que o receptor de dados recebe uma segunda taxa de dados única a partir do controlador ou do dado de taxa de dados dupla através do barramento comum em uma fase de escrita de dados de acordo com um sinal de controle.
7. DDR PSRAM, de acordo com a reivindicação 6, caracterizada pelo fato de que o receptor de dados compreende: uma unidade de taxa de dados única que recebe o segundo dado de taxa de dados única na fase de escrita de dados e armazena o segundo dado de taxa de dados única no endereço da memória, quando o sinal de controle indicar que a DDR PSRAM é operada em um modo de taxa de dados única; e uma unidade de taxa de dados dupla, que recebe o dado de taxa de dados dupla na fase de escrita de dados e que armazena o dado de taxa de dados dupla no endereço da memória, quando o sinal de controle indicar que a DDR PSRAM é operada em um modo de taxa de dados dupla.
8. DDR PSRAM, de acordo com a reivindicação 7, caracterizadapelo fato de que o sinal de controle é determinado de acordo com um comando a partir do controlador ou uma configuração de hardware da DDR PSRAM.
9. Método de escrita de dados para uma pseudo-SRAM de taxa de dados dupla (DDR PSRAM), caracterizadopelo fato de que compreende: a obtenção de um primeiro dado de taxa de dados única a partir de um controlador através de um barramento comum de acordo com um relógio; a decodif icação do primeiro dado de taxa de dados única para a obtenção de um endereço de uma memória na DDR PSRAM; a obtenção de um dado de taxa de dados dupla a partir do controlador através do barramento comum de acordo com um sinal de estrobo de dados a partir do controlador; e o armazenamento do dado de taxa de dados dupla para o endereço da memória.
10. Método de escrita de dados, de acordo com a reivindicação 9, caracterizadopelo fato de que o primeiro dado de taxa de dados única é recebido em uma fase de comando e o dado de taxa de dados dupla é recebido em uma fase de escrita de dados.
11. Método de escrita de dados, de acordo com a reivindicação 9, caracterizadopelo fato de que o dado de taxa de dados dupla compreende uma pluralidade de unidades de dados que são divididas em um primeiro grupo e um segundo grupo, e a etapa de obtenção do dado de taxa de dados dupla através do barramento comum de acordo com o sinal de estrobo de dados a partir do controlador ainda compreende: a obtenção das unidades de dados do primeiro grupo em resposta a uma borda de elevação do sinal de estrobo de dados; e a obtenção das unidades de dados do segundo grupo em resposta a uma borda de queda do sinal de estrobo de dados.
12. Método de escrita de dados, de acordo com a reivindicação 9, caracterizado pelo fato de que ainda compreende: a obtenção de um segundo dado de taxa de dados única a partir do controlador através do barramento comum em uma fase de escrita de dados, quando um sinal de controle indicar que a DDR PSRAM é operada em um modo de taxa de dados única; e o armazenamento do segundo dado de taxa de dados única no endereço da memória, em que o dado de taxa de dados dupla é recebido na fase de escrita de dados, quando o sinal de controle indicar que a DDR PSRAM é operada em um modo de taxa de dados dupla.
13. Pseudo-SRAM de taxa de dados dupla (DDR PSRAM), caracterizada pelo fato de que compreende: um receptor de dados que recebe um primeiro dado de taxa de dados única a partir de um controlador através de um barramento comum de acordo com um relógio; uma memória; um decodificador de endereço, que decodifica o dado de taxa de dados única para a obtenção de um endereço da memória; um transmissor de dados, que obtém o dado armazenado no endereço da memória e que provê urn dado de taxa de dados dupla para o controlador através do barramento comum, de acordo com o dado obtido; e uma unidade de geração de estrobo de dados, que provê um sinal de estrobo de dados para o controlador e que alterna o sinal de estrobo de dados em resposta ao dado de taxa de dados dupla, desse modo habilitando o controlador para receber o dado de taxa de dados dupla de acordo com o sinal de estrobo de dados.
14. DDR PSRAM, de acordo com a reivindicação 13, caracterizada pelo fato de que o primeiro dado de taxa de dados única é recebido em uma fase de comando e o dado de taxa de dados dupla é transmitido em uma fase de leitura de dados.
15. DDR PSRAM, de acordo com a reivindicação 13, caracterizada pelo fato de que o dado armazenado no endereço da memória compreende uma pluralidade de unidades de dados que são divididas em um primeiro grupo e um segundo grupo, e o transmissor de dados alternadamente provê as unidades de dados dos primeiro e segundo grupos como o dado de taxa de dados dupla de acordo com o sinal de estrobo de dados, desse modo habilitando o controlador a receber as unidades de dados do primeiro grupo em resposta a uma borda de elevação do sinal de estrobo de dados e receber as unidades de dados do segundo grupo em resposta a uma borda de queda do sinal de estrobo de dados.
16. DDR PSRAM, de acordo com a reivindicação 13, caracterizada pelo fato de que o transmissor de dados provê um segundo dado de taxa de dados única ou o dado de taxa de dados dupla para o controlador através do barramento comum em uma fase de leitura de dados de acordo com um sinal de controle.
17. DDR PSRAM, de acordo com a reivindicação 16, caracterizada pelo fato de que o transmissor de dados compreende: uma unidade de taxa de dados única, que provê o segundo dado de taxa de dados única para o controlador em resposta ao relógio de acordo com o dado obtido na fase de leitura de dados, quando o sinal de controle indicar que a DDR PSRAM é operada em um modo de taxa de dados única; e uma unidade de taxa de dados dupla, que provê o dado de taxa de dados dupla para o controlador em resposta ao sinal de estrobo de dados de acordo com o dado obtido na fase de leitura de dados, quando o sinal de controle indicar que a DDR PSRAM é operada em um modo de dado de taxa de dados dupla, em que o controlador recebe o segundo dado de taxa de dados única de acordo com o relógio.
18. DDR PSRAM, de acordo com a reivindicação 17, caracterizada pelo fato de que o sinal de controle é determinado de acordo com um comando a partir do controlador ou uma configuração de hardware da DDR PSRAM.
19. DDR PSRAM, de acordo com a reivindicação 13, caracterizada pelo fato de que ainda compreende: uma unidade de processamento de espera, que provê um sinal de espera para o controlador, que desativa o sinal de espera após um comando de leitura a partir do controlador ter sido aceito, e que ativa o sinal de espera quando o dado de taxa de dados dupla estiver pronto para ser transmitido para o controlador, em que o sinal de espera é atribuído a uma impedância alta, até o comando de leitura a partir do controlador ser aceito.
20. DDR PSRAM, de acordo com a reivindicação 19, caracterizada pelo fato de que o sinal de estrobo de dados é atribuído a uma impedância alta até o comando de leitura do controlador ser aceito, e a unidade de geração de estrobo de dados prover o sinal de estrobo de dados para o controlador após o comando de leitura a partir do controlador ser aceito ou após o sinal de espera ser ativado de acordo com um sinal de controle.
21. DDR PSRAM, de acordo com a reivindicação 20, caracterizada pelo fato de que o sinal de controle é determinado de acordo com um comando a partir do controlador ou uma configuração de hardware da DDR PSRAM.
22. Método de leitura de dados para uma pseudo-SRAM de taxa de dados dupla (DDR PSRAM), caracterizado pelo fato de que compreende: a obtenção de um primeiro dado de taxa de dados única a partir de um controlador através de um barramento comum de acordo com um relógio; a decodif icação do primeiro dado de taxa de dados única para a obtenção de um endereço de uma memória na DDR PSRAM; a obtenção de dados armazenados no endereço da memória; e a provisão de um dado de taxa de dados dupla para o controlador através do barramento comum em resposta a um sinal de estrobo de dados de acordo com o dado obtido, em que o controlador recebe o dado de taxa de dados dupla de acordo com o sinal de estrobo de dados.
23. Método de leitura de dados, de acordo com a reivindicação 22, caracterizado pelo fato de que o primeiro dado de taxa de dados única é recebido em uma fase de comando, e o dado de taxa de dados dupla ser transmitido em uma fase de leitura de dados.
24. Método de leitura de dados, de acordo com a reivindicação 22, caracterizado pelo fato de que o dado armazenado no endereço da memória compreende uma pluralidade de unidades de dados que são divididas em um primeiro grupo e um segundo grupo, e a etapa de provisão do dado de taxa de dados dupla para o controlador através do barramento comum em resposta ao sinal de estrobo de dados de acordo com o dado obtido ainda compreende: a provisão das unidades de dados do primeiro grupo em resposta a uma borda de elevação do sinal de estrobo de dados como o dado de taxa de dados dupla; e a provisão das unidades de dados do segundo grupo em resposta a uma borda de queda do sinal de estrobo de dados como o dado de taxa de dados dupla.
25. Método de leitura de dados, de acordo com a reivindicação 22, caracterizado pelo fato de que ainda compreende: a provisão de um segundo dado de taxa de dados única para o controlador em resposta ao relógio através do barramento comum de acordo com o dado obtido em uma fase de leitura de dados, quando um sinal de controle indicar que a DDR PSRAM é operada em um modo de taxa de dados única; e a provisão do dado de taxa de dados dupla para o controlador em resposta ao sinal de estrobo de dados de acordo com os dados obtidos na fase de leitura de dados, quando o sinal de controle indicar que a DDR PSRAM ê operada em um modo de taxa de dados dupla, em que o controlador recebe o segundo dado de taxa de dados única de acordo com o relógio.
26. Método de leitura de dados, de acordo com a reivindicação 22, caracterizado pelo fato de que ainda compreende: a provisão de um sinal de espera para o controlador; a desativação do sinal de espera após um comando de leitura do controlador ter sido aceito; e a ativação do sinal de espera quando o dado de taxa de dados dupla estiver pronto para ser transmitido para o controlador, em que o sinal de espera é atribuído a uma impedância alta até o comando de leitura do controlador ser aceito.
27. Método de leitura de dados, de acordo com a reivindicação 26, caracterizado pelo fato de que ainda compreende: a atribuição do sinal de estrobo de dados a uma impedância alta, até o comando de leitura do controlador ser aceito; e a desativação do sinal de estrobo de dados após o comando de leitura a partir do controlador ser aceito ou após o sinal de espera ser ativado de acordo com um sinal de controle.
BR102012022452-6A 2011-02-23 2012-09-05 ddr psram e métodos de escrita e de leitura da mesma BR102012022452B1 (pt)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US13/403,689 2011-02-23
US201161531187P 2011-09-06 2011-09-06
US61/531,187 2011-09-06
US13/311,352 2011-12-05
US13/311,352 US8593902B2 (en) 2011-09-06 2011-12-05 Controller and access method for DDR PSRAM and operating method thereof
US13/403,689 US8649210B2 (en) 2011-09-06 2012-02-23 DDR PSRAM and data writing and reading methods thereof

Publications (2)

Publication Number Publication Date
BR102012022452A2 BR102012022452A2 (pt) 2014-10-29
BR102012022452B1 true BR102012022452B1 (pt) 2020-11-03

Family

ID=47753108

Family Applications (1)

Application Number Title Priority Date Filing Date
BR102012022452-6A BR102012022452B1 (pt) 2011-02-23 2012-09-05 ddr psram e métodos de escrita e de leitura da mesma

Country Status (4)

Country Link
US (2) US8649210B2 (pt)
CN (1) CN102981776B (pt)
BR (1) BR102012022452B1 (pt)
TW (1) TWI474320B (pt)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110280092A1 (en) * 2010-05-11 2011-11-17 Qualcomm Incorporated Multi-Bank Read/Write To Reduce Test-Time In Memories
US9713093B2 (en) * 2011-02-10 2017-07-18 Mediatek Inc. Wireless communication device
KR20140008745A (ko) * 2012-07-11 2014-01-22 삼성전자주식회사 자기 메모리 장치
US9740485B2 (en) * 2012-10-26 2017-08-22 Micron Technology, Inc. Apparatuses and methods for memory operations having variable latencies
US9754648B2 (en) * 2012-10-26 2017-09-05 Micron Technology, Inc. Apparatuses and methods for memory operations having variable latencies
US9734097B2 (en) * 2013-03-15 2017-08-15 Micron Technology, Inc. Apparatuses and methods for variable latency memory operations
TWI533135B (zh) * 2013-03-20 2016-05-11 聯發科技股份有限公司 記憶體存取方法、記憶體存取控制方法、記憶體裝置與記憶體控制器
KR102044478B1 (ko) * 2013-04-22 2019-11-13 삼성전자주식회사 드라이버 및 이를 포함하는 메모리 컨트롤러
CN104123247B (zh) * 2013-04-27 2017-08-29 华邦电子股份有限公司 接口电路及串行接口存储器的存取模式选择方法
TWI508066B (zh) * 2013-04-30 2015-11-11 Mstar Semiconductor Inc 記憶體控制器及其信號產生方法
TWI588841B (zh) * 2013-06-25 2017-06-21 晨星半導體股份有限公司 記憶體控制器及其信號產生方法
US9727493B2 (en) 2013-08-14 2017-08-08 Micron Technology, Inc. Apparatuses and methods for providing data to a configurable storage area
US9563565B2 (en) 2013-08-14 2017-02-07 Micron Technology, Inc. Apparatuses and methods for providing data from a buffer
US9385724B1 (en) * 2013-10-03 2016-07-05 Altera Corporation Methods for operating configurable storage and processing blocks at double and single data rates
TWI545582B (zh) * 2013-11-15 2016-08-11 慧榮科技股份有限公司 存取快閃記憶體中儲存單元的方法以及使用該方法的裝置
US10365835B2 (en) 2014-05-28 2019-07-30 Micron Technology, Inc. Apparatuses and methods for performing write count threshold wear leveling operations
US10074417B2 (en) 2014-11-20 2018-09-11 Rambus Inc. Memory systems and methods for improved power management
CN106294224B (zh) * 2015-05-13 2019-10-25 瑞昱半导体股份有限公司 存储器系统及其存储器实体接口电路
TWI582790B (zh) * 2015-10-02 2017-05-11 智原科技股份有限公司 雙倍資料率閘控方法與裝置
KR102432853B1 (ko) * 2015-12-03 2022-08-17 에스케이하이닉스 주식회사 반도체 시스템
TWI601155B (zh) * 2016-06-08 2017-10-01 群聯電子股份有限公司 記憶體的介面、控制電路單元、儲存裝置及時脈產生方法
US10692555B2 (en) * 2016-06-29 2020-06-23 Samsung Electronics Co., Ltd. Semiconductor memory devices enabling read strobe mode and related methods of operating semiconductor memory devices
US10186309B2 (en) * 2016-06-29 2019-01-22 Samsung Electronics Co., Ltd. Methods of operating semiconductor memory devices and semiconductor memory devices
US10789010B2 (en) * 2016-08-26 2020-09-29 Intel Corporation Double data rate command bus
KR20180065702A (ko) * 2016-12-08 2018-06-18 삼성전자주식회사 차동 데이터 스트로브 신호를 수신하는 메모리 컨트롤러 및 이를 포함하는 어플리케이션 프로세서
TWI622883B (zh) * 2017-04-20 2018-05-01 遠東金士頓科技股份有限公司 用於控制記憶體模組之控制系統及控制方法
US10163465B1 (en) * 2017-08-18 2018-12-25 Novatek Microelectronics Corp. Data receiver and controller for DDR memory
KR102450296B1 (ko) 2017-12-26 2022-10-04 삼성전자주식회사 동기식 및 비동기식 혼합 방식의 디지털 인터페이스를 포함하는 장치, 이를 포함하는 디지털 처리 시스템, 및 이들에 의해 수행되는 디지털 처리 방법
US10372330B1 (en) 2018-06-28 2019-08-06 Micron Technology, Inc. Apparatuses and methods for configurable memory array bank architectures
US10698846B2 (en) * 2018-11-07 2020-06-30 Realtek Semiconductor Corporation DDR SDRAM physical layer interface circuit and DDR SDRAM control device
US10643689B1 (en) 2019-04-16 2020-05-05 Winbond Electronics Corp. Control circuit and control method for pseudo static random access memory
CN110970067B (zh) * 2019-10-29 2020-09-29 广东高云半导体科技股份有限公司 Psram控制器及其延时控制方法、fpga芯片、电子设备
US10998020B1 (en) * 2020-05-05 2021-05-04 Realtek Semiconductor Corporation Memory system and memory access interface device thereof
US10998061B1 (en) * 2020-05-15 2021-05-04 Realtek Semiconductor Corporation Memory system and memory access interface device thereof
US11394373B1 (en) 2021-10-07 2022-07-19 Macronix International Co., Ltd. Managing flip flop circuits
TWI809849B (zh) * 2022-04-28 2023-07-21 華邦電子股份有限公司 偽靜態隨機存取記憶體及其讀取方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3386705B2 (ja) * 1997-12-25 2003-03-17 株式会社東芝 半導体記憶装置およびそのバーストアドレスカウンタ
KR100307285B1 (ko) * 1999-09-02 2001-11-01 윤종용 싱글 데이터 레이트 및 더블 데이터 레이트 스킴을 갖는 버스트-타입의 고속 랜덤 액세스 메모리 장치의 어드레스 발생 및 디코딩 회로
US6795360B2 (en) * 2001-08-23 2004-09-21 Integrated Device Technology, Inc. Fifo memory devices that support all four combinations of DDR or SDR write modes with DDR or SDR read modes
US6996016B2 (en) * 2003-09-30 2006-02-07 Infineon Technologies Ag Echo clock on memory system having wait information
KR100576715B1 (ko) * 2003-12-23 2006-05-03 한국전자통신연구원 10기가비트 이더넷 프레임 다중화/역다중화 장치
US7401179B2 (en) * 2005-01-21 2008-07-15 Infineon Technologies Ag Integrated circuit including a memory having low initial latency
KR100903364B1 (ko) * 2007-05-14 2009-06-23 주식회사 하이닉스반도체 반도체 메모리장치
US8743634B2 (en) 2011-01-28 2014-06-03 Lsi Corporation Generic low power strobe based system and method for interfacing memory controller and source synchronous memory

Also Published As

Publication number Publication date
US8705313B2 (en) 2014-04-22
US8649210B2 (en) 2014-02-11
BR102012022452A2 (pt) 2014-10-29
US20130058175A1 (en) 2013-03-07
US20140043925A1 (en) 2014-02-13
CN102981776B (zh) 2015-06-10
TWI474320B (zh) 2015-02-21
CN102981776A (zh) 2013-03-20
TW201312565A (zh) 2013-03-16

Similar Documents

Publication Publication Date Title
BR102012022452B1 (pt) ddr psram e métodos de escrita e de leitura da mesma
US9460791B1 (en) Data clock synchronization in hybrid memory modules
US8352696B2 (en) Integrated circuit with bi-modal data strobe
US6625702B2 (en) Memory controller with support for memory modules comprised of non-homogeneous data width RAM devices
KR101288179B1 (ko) 적층된 메모리 디바이스 다이들을 이용하는 메모리 시스템 및 방법, 및 그 메모리 시스템을 이용하는 시스템
TWI308341B (en) Semiconductor device for domain crossing
US6990562B2 (en) Memory controller to communicate with memory devices that are associated with differing data/strobe ratios
TW563132B (en) Common DRAM controller supports double-data-rate and quad-data-rate memory
US20030174569A1 (en) System and method for translation of SDRAM and DDR signals
JP2005071354A (ja) ストローブ信号に対して整合されたクロックを使用するデータ信号受信ラッチ制御
US8593902B2 (en) Controller and access method for DDR PSRAM and operating method thereof
KR20200083641A (ko) 반도체 메모리를 위한 메모리 명령을 포함하는 장치 및 방법
US11340686B2 (en) Optimizing power in a memory device
US8225063B2 (en) Synchronous dynamic random access memory interface and method
US20190265913A1 (en) Apparatuses and methods including memory commands for semiconductor memories
WO2018160499A1 (en) Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories
US10224072B2 (en) Error detection code hold pattern synchronization
JP2008112434A (ja) メモリクロック信号を送信するための、方法および回路
JP2004507032A (ja) 高速メモリーバス上の同期データ書込み
KR101536019B1 (ko) 고속 ｄｒａｍ에서 신호들을 처리하기 위한 시스템 및 방법
TW201243844A (en) Data input device for semiconductor memory device and method thereof
Qituo et al. Optimized FPGA-based DDR2 SDRAM controller
US20220358061A1 (en) Unmatched architecture compensation via digital component delay
US9129705B2 (en) Semiconductor devices
Guide Section IV: Virtex-5 FPGA to Memory Interfaces

Legal Events

Date Code Title Description
B03A Publication of a patent application or of a certificate of addition of invention [chapter 3.1 patent gazette]
B06F Objections, documents and/or translations needed after an examination request according [chapter 6.6 patent gazette]
B06U Preliminary requirement: requests with searches performed by other patent offices: procedure suspended [chapter 6.21 patent gazette]
B09A Decision: intention to grant [chapter 9.1 patent gazette]
B16A Patent or certificate of addition of invention granted [chapter 16.1 patent gazette]

Free format text: PRAZO DE VALIDADE: 20 (VINTE) ANOS CONTADOS A PARTIR DE 05/09/2012, OBSERVADAS AS CONDICOES LEGAIS.