TWI508066B - 記憶體控制器及其信號產生方法 - Google Patents

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Description

記憶體控制器及其信號產生方法
本發明是有關於記憶體領域，且特別是有關於一種記憶體控制器及其信號產生方法。
一般來說，記憶體控制器(memory controller)連接至記憶體模組，可將資料寫入記憶體模組或者由記憶體模組中讀取資料。現今最普遍的記憶體模組即為雙倍資料速率(double data rate，以下簡稱DDR)記憶體模組。
請參照第1A圖與第1B圖，其所繪示為記憶體控制器與記憶體模組之間的連接關係以及控制信號眼圖(eye diagram)示意圖。記憶體控制器100與DDR記憶體模組110係設計於電路板(PCB)上，其控制信號至少包括：時脈信號(CLK1)、位址信號(A)、指令信號(CMD)、區塊控制信號(BANK)。指令信號(CMD)包括：寫入致能信號(WE)、列位址觸發信號(row address strobe，RAS)、行位址觸發信號(column address strobe，CAS)。3腳位(pin)的區塊控制信號BANK[2：0]，16腳位的位址信號A[15：0]。
記憶體控制器100利用控制信號來操控DDR記憶體模組110，例如，讀取資料、寫入資料等等。由於DDR記憶體模組110係根據時脈信號(CLK1)的信號緣(例如上升緣或下降緣)來拴鎖位址信號(A)、指令信號(CMD)、區塊控制信號(BANK)上的資料。因此，記憶體控制器100必須適當地調整時脈信號(CLK1) 的相位(phase)，使得DDR記憶體模組110得以根據時脈信號(CLK1)的信號緣而順利地拴鎖(latch)住所有控制信號中的資料。為了方便說明，以下皆以時脈信號(CLK1)的上升緣來拴鎖信號，但並不限定於此。
如圖所示，時脈信號(CLK1)的週期為T，位址信號(A)、指令信號(CMD)、區塊控制信號(BANK)的信號週期也是T。然而，由於每一條控制信號的驅動能力不同，所以控制信號的安全相位區間(或稱為資料有效區間)會小於T。因此，記憶體控制器100必須將時脈信號(CLK1)的上升緣調整到安全相位區間之內，以避免在控制信號的安全相位區間之外拴鎖這些控制信號而造成錯誤。
如圖所示，時脈信號(CLK1)的上升緣調整至指令信號(CMD)的安全相位區間(Eye_cmd)、區塊控制信號(BANK)的安全相位區間(Eye_bank)、以及位址信號(A)的安全相位區間(Eye_addr)之內。很明顯地，上述信號的安全相位區間皆小於T，尤其是位址信號(A)的數目眾多，所以其安全相位區間(Eye_addr)最小。
隨著記憶體(DRAM)模組存取的速度越來越快，已從DDR2模組進步到DDR3模組。可是在記憶體模組速度提高的同時，訊號品質會大幅降低，再加上電路板(PCB)的變異以及記憶體模組的各個腳位的不同，會造成控制信號由記憶體控制器到記憶體模組的時間有些許差異，以及信號變化時的上升時間(rise time)及下降時間(fall time)增加，而導致控制信號的安全相位區間變小。
請參照第2A圖與第2B圖，其所繪示為記憶體控制器與二個記憶體模組之間的連接關係以及控制信號眼圖示意圖。利用一個記憶體控制器200來控制二個DDR記憶體模組210、220時，第一時脈信號(CLK1)連接至第一DDR記憶體模組210，第二時脈信號(CLK2)連接至第二DDR記憶體模組220，而 共用位址信號(A)、指令信號(CMD)、區塊控制信號(BANK)。亦即，第一DDR記憶體模組210根據第一時脈信號(CLK1)拴鎖位址信號(A)、指令信號(CMD)、區塊控制信號(BANK)上的資料；第二DDR記憶體模組220根據第二時脈信號(CLK2)拴鎖位址信號(A)、指令信號(CMD)、區塊控制信號(BANK)上的資料。
由於記憶體控制器200必需要推動(Drive)記憶體的腳位數目為第1A圖的兩倍，再加上電路板(PCB)的變異及兩個記憶體(DRAM)腳位的不同，會使信號的品質更加惡化，尤其是位址信號(A)又更加惡化。相較於第1B圖，第2B圖所示的安全相位區更小，尤其是位址信號(A)的安全相位區間(Eye_addr)已經變得非常小。亦即，由於位址信號(A)的安全相位區間(Eye_addr)很小，使得記憶體控制器200更不容易調整出適當的時脈信號(CLK1、CLK2)相位，讓二個DDR記憶體模組210、220順利拴鎖信號。
由於在高速的情況下所有信號的品質很難被一一地 優化(qualify)，所以需要一個有效的解決方案來解決上述的問題。
有鑑於此，本發明的目的在於提出一種記憶體控制器及其信號產生方法，本發明限定指令信號的產生方式，並將部份的位址信號之安全相位區間予以擴大，使得記憶體模組可以正常操作。
為了達到上述目的，根據本發明所提出一種記憶體控制器的信號產生方法，以操控第一記憶體模組，包括下列步驟：產生信號週期為一單位時間的第一時脈信號、區塊控制信號與第一部份的位址信號；產生信號週期為該單位時間的指令信號，其中，該指令信號包括多個指令群，每一該指令群具有連續的第一指令、第二指令、第三指令、與第四指令；產生信號週期為二倍該單位時間之一第二部份的位址信號；將該第一時脈信號 的第一信號緣設定於該指令信號、該區塊控制信號與該第一部份的位址信號之安全相位區間；將該第一時脈信號的第二信號緣設定於該指令信號、該區塊控制信號、該第一部份的位址信號與該第二部份位址信號之安全相位區間；將該第一時脈信號的第三信號緣設定於指令信號、區塊控制信號與第一部份的位址信號之安全相位區間；以及將第一時脈信號的第四信號緣設定於指令信號、區塊控制信號、第一部份的位址信號與第二部份的位址信號之安全相位區間。
本發明更提出一種記憶體控制器，連接至第一記憶體模組，記憶體控制器包括：時脈產生單元，產生信號週期為一單位時間的第一時脈信號至第一記憶體模組；控制信號轉譯單元，產生信號週期為該單位時間的指令信號至第一記憶體模組，其中，該指令信號中包括多個指令群，每一該指令群具有連續的第一指令、第二指令、第三指令與第四指令；以及，位址轉譯單元，產生信號週期為該單位時間的區塊控制信號以及第一部份的位址信號至該第一記憶體模組，並且產生信號週期為二倍該單位時間之第二部份的位址信號至第一記憶體模組。時脈產生單元將第一時脈信號的第一信號緣設定於指令信號、區塊控制信號以及第一部份的位址信號之安全相位區間；將第一時脈信號的第二信號緣設定於指令信號、區塊控制信號、第一部份的位址信號以及第二部份位址信號之安全相位區間；將第一時脈信號的第三信號緣設定於指令信號、區塊控制信號以及第一部份的位址信號之安全相位區間；以及將第一時脈信號的第四信號緣設定於指令信號、區塊控制信號、第一部份的位址信號以及第二部份的位址信號之安全相位區間。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100、200、400‧‧‧記憶體控制器
110‧‧‧DDR記憶體模組
210、410‧‧‧第一DDR記憶體模組
220、420‧‧‧第二DDR記憶體模組
402‧‧‧位址轉譯單元
404‧‧‧控制信號轉譯單元
406‧‧‧時脈產生單元
S502~S516‧‧‧步驟流程
第1A圖與第1B圖所繪示為記憶體控制器與記憶體模組之間的連接關係以及控制信號眼圖示意圖。
第2A圖與第2B圖所繪示為記憶體控制器與二個記憶體模組之間的連接關係以及控制信號眼圖示意圖。
第3圖所繪示DDR記憶體模組執行的指令與對應控制信號的資料示意圖。
第4A圖與第4B圖所繪示為根據本發明具體實施例之記憶體控制器與記憶體模組的連接關係及其控制信號眼圖示意圖。
第5圖所繪示為根據本發明具體實施例之記憶體控制器的信號產生方法流程圖。
DDR記憶體模組的控制信號包括：第一時脈信號(CLK1)、第二時脈信號(CLK2)、指令信號(CMD)、區塊控制信號(BANK)、以及位址信號(A)。指令信號(CMD)包括：寫入致能信號(WE)、列位址觸發信號(row address strobe，RAS)、行位址觸發信號(column address strobe，CAS)。舉例而言，3腳位(pin)的區塊控制信號(BANK)即為BANK[2：0]；而16腳位的位址信號(A)依據功能分類包括第十位址信號A[10]，以及其他位址信號A[0：9]與A[11：15]。
請參照第3圖，其所繪示DDR記憶體模組執行的指令與對應控制信號的資料示意圖。指令信號包括：無運作指令(NOP)、區塊匯流排充電指令(PRE)、驅動區塊匯流排指令(ACT)、寫入指令(Write)以及讀取指令(Read)。
在NOP指令時，不需理睬(don’t care)16腳位的位址信號A[15：0]以及3腳位的區塊控制信號BANK[2：0]。亦即，執行 NOP指令時，可忽略位址信號A[15：0]以及區塊控制信號BANK[2：0]上的資料。
在PRE指令時，需在區塊控制信號BANK[2：0]上提供有效資料，且在第十位址信號A[10]提供邏輯“0”的資料。而其他位址信號A[0：9]與A[11：15]則不需理睬。
在ACT指令時，需在區塊控制信號BANK[2：0]上提供有效資料，且在16腳位的位址信號A[15：0]提供有效資料。
在Write與Read指令時，需在區塊控制信號BANK[2：0]上提供有效資料，在11腳位的位址信號A[11]與A[9：0]上提供有效資料，且在第十位址信號A[10]提供邏輯“0”的資料。而4腳為的位址信號A[15：12]則不需理睬。
根據以上的指令特性可知，於NOP指令以及PRE指令時，DDR記憶體模組不需理睬其他位址信號A[0：9]與A[11：15]上的資料。於一具體實施例中，在記憶體控制器輸出的指令信號(CMD)中係以四個指令為一個指令群。而四個指令依續為指令1(cmd1)、指令2(cmd2)、指令3(cmd3)、指令4(cmd4)，其中，在指令1(cmd1)與指令3時，僅能產生NOP指令或者PRE指令；而在指令2(cmd2)與指令4(cmd4)時，則可產生上述任一種指令。
請參照第4A圖與第4B圖，其所繪示為本發明記憶體控制器與記憶體模組的連接關係及其控制信號眼圖(eye diagram)示意圖。記憶體控制器400內包括位址轉譯單元402、控制信號轉譯單元404以及時脈產生單元406。時脈產生單元406產生第一時脈信號(CLK1)、第二時脈信號(CLK2)；控制信號轉譯單元404產生指令信號(CMD)；而位址轉譯單元402產生區塊控制信號(BANK)以及位址信號(A)。時脈產生單元406可視DDR記憶體模組的數目，分別產生一個時脈信號至個別的DDR記憶體模組。
如第4A圖所示，第一時脈信號(CLK1)連接至第一DDR記憶體模組410，第二時脈信號(CLK2)連接至第二DDR記 憶體模組420，而第一DDR記憶體模組410與第二DDR記憶體模組420共用位址信號(A)、指令信號(CMD)、區塊控制信號(BANK)。亦即，第一DDR記憶體模組210根據第一時脈信號(CLK1)拴鎖位址信號(A)、指令信號(CMD)、區塊控制信號(BANK)上的資料；第二DDR記憶體模組220根據第二時脈信號(CLK2)拴鎖位址信號(A)、指令信號(CMD)、區塊控制信號(BANK)上的資料。
於一具體實施例中，在記憶體控制器400發出的指令信號中包括多個指令群，每個指令群中皆包括4個連續指令。如第4B圖所示，第一個指令群依序為指令1(cmd1)、指令2(cmd2)、指令3(cmd3)、指令4(cmd4)；第二個指令群依序為指令1’(cmd1’)、指令2’(cmd2’)、指令3’(cmd3’)、指令4’(cmd4’)。
於此實施例中，限定指令群中的第一個指令與第三個指令僅可以是NOP指令與PRE指令其中之一，而DDR記憶體模組410、420執行NOP指令與PRE指令時，不需理睬其他位址信號A[0：9]與A[11：15]上的資料。較佳地，記憶體控制器400在產生指令群中的第一個指令與第三個指令時，其第一時脈信號(CLK1)與第二時脈信號(CLK2)的上升緣並不限定於要落在其他位址信號A[0：9]與A[11：15]的安全相位區間(Eye_other_addr)之內。換句話說，記憶體控制器400在產生指令群中的第一個指令與第三個指令時，就算第一時脈信號(CLK1)與第二時脈信號(CLK2)的上升緣落在其他位址信號A[0：9]與A[11：15]的安全相位區間(Eye_other_addr)之外，也不會有任何錯誤發生。
請參照第4B圖，記憶體控制器400中時脈產生器406所輸出的第一時脈信號(CLK1)與第二時脈信號(CLK2)的週期為T。並且，記憶體控制器400中控制信號轉譯單元404輸出的指令信號(CMD)的信號週期為T；記憶體控制器400中位址轉譯單元402輸出的區塊控制信號BANK[2：0]、第十位址信號A[10]的信號週期為T。而記憶體控制器400中位址轉譯單元402輸出 的其他位址信號A[0：9]與A[11：15]之信號週期則為2T，應注意到，其他位址信號A[0：9]與A[11：15]的安全相位區間(Eye_other_addr)已經變大。
如第4B圖所示，在時間點t0、t2、t4、t6時依序為第一指令群中的指令1(cmd1)、第一指令群中的指令3(cmd3)、第二指令群中的指令1’(cmd1’)、第二指令群中的指令3’(cmd3’)。此時。二個時脈信號(CLK1、CLK2)的上升緣位於指令信號(CMD)的安全相位區間(Eye_cmd)、區塊控制信號(BANK)的安全相位區間(Eye_bank)、以及第十位址信號(A[10])的安全相位區間(Eye_a10)之內；但是位於其他位址信號A[0：9]與A[11：15]的安全相位區間(Eye_other_addr)之外。亦即，雖然二個DDR記憶體模組410、420在t0、t2、t4、t6時間點所接收的指令無法確實得到位址信號A[0：9]與A[11：15]的正確資料，但是二個DDR記憶體模組410、420可以正確的執行NOP指令或者PRE指令。
更進一步地，於時間點t1、t3、t5、t7時依序為第一指令群中的指令2(cmd2)、第一指令群中的指令4(cmd4)、第二指令群中的指令2’(cmd2’)、第二指令群中的指令4’(cmd4’)。二個時脈信號(CLK1、CLK2)的上升緣位於指令信號(CMD)的安全相位區間(Eye_cmd)、區塊控制信號(BANK)的安全相位區間(Eye_bank)、第十位址信號(A[10])的安全相位區間(Eye_a10)以及其他位址信號A[0：9]與A[11：15]的安全相位區間(Eye_other_addr)之內。應注意到，二個DDR記憶體模組410、420在t1、t3、t5、t7時間點所接收的指令可以確實得到其他位址信號A[0：9]與A[11：15]的正確資料，並可以正確地據以執行指令。
由以上說明可知，本實施例限定記憶體控制器僅能輸出多個指令群，而每個指令群中皆有連續四個指令。第一個指令與第二個指令僅可為NOP指令與PRE指令其中之一。如此，可將其他位址信號A[0：9]與A[11：15]之信號週期增加為2T，使得其安全相位區間(Eye_other_addr)變大，更容易拴鎖控制信號的資 料。
應注意到，本發明並不限定於僅控制二個DDR記憶體模組的數目。本發明也可以用於控制單一DDR記憶體模組或者控制二個以上的DDR記憶體模組。
請參照第5圖，其所繪示為本發明記憶體控制器的信號產生方法流程圖。於一具體實施例中，位址信號被區分為二個部份，第一部份的位址信號即為第十位址信號A[10]，而第二部份的位址信號即為其他位址信號A[0：9]與A[11：15]。
首先，產生信號週期為一個單位時間的第一時脈信號、區塊控制信號、與第一部份的位址信號(步驟S502)；產生信號週期為一個單位時間的指令信號，在指令信號中包括多個指令群，每一個指令群具有連續的第一個指令、第二個指令、第三個指令、與第四個指令(步驟S504)；產生信號週期為二個單位時間之第二部份的位址信號(步驟S506)。
時脈產生單元406將第一時脈信號的第一個信號緣設定於指令信號、區塊控制信號、與第一部份的位址信號之安全相位區間(步驟S510)，以使得DDR記憶體模組執行第一個指令；將第一時脈信號的第二個信號緣設定於指令信號、區塊控制信號、第一部份的位址信號、與第二部份位址信號之安全相位區間(步驟S512)，以使得DDR記憶體執行第二個指令；將第一時脈信號的第三個信號緣設定於指令信號、區塊控制信號、與第一部份的位址信號之安全相位區間(步驟S514)，以使得DDR記憶體模組執行第三個指令；以及，將第一時脈信號的第四個信號緣設定於指令信號、區塊控制信號、第一部份的位址信號、與第二部份的位址信號之安全相位區間(步驟S516)，以使得DDR記憶體模組執行第四個指令。
根據第5圖之方法，當步驟S510至步驟S516執行完之後，代表已經執行一指令群；而再次回到步驟S510時，即代表執行下一個指令群。其中，上述的一個單位時間為第一時脈 週期，且指令群中的第一個指令與第三個指令係為NOP指令與PRE指令其中之一。
由以上的說明可知，搭配實施例揭露的指令群並將其他記憶體信號A[0：9]與A[11：15]的信號週期延長為二個單位時間以擴大其安全相位區間。如此，可使得記憶體控制器正常地控制DDR記憶體模組，並且解決習知記憶體信號安全相位區間太小的問題，並可增強隨著記憶體存取時脈速度日益增加之系統穩定度與存取效能。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
S502~S516‧‧‧步驟流程

Claims (18)

  1. 一種記憶體控制器的信號產生方法，用以操控一第一記憶體模組，該方法包括下列步驟：產生信號週期為一單位時間的一第一時脈信號、一區塊控制信號以及一第一部份的位址信號；產生信號週期為該單位時間的一指令信號，其中，該指令信號中包括多個指令群，每一該指令群具有連續的一第一指令、一第二指令、一第三指令以及一第四指令；產生信號週期為二倍該單位時間之一第二部份的位址信號；將該第一時脈信號的一第一信號緣設定於該指令信號、該區塊控制信號以及該第一部份的位址信號之安全相位區間；將該第一時脈信號的一第二信號緣設定於該指令信號、該區塊控制信號、該第一部份的位址信號以及該第二部份位址信號之安全相位區間；將該第一時脈信號的一第三信號緣設定於該指令信號、該區塊控制信號以及該第一部份的位址信號之安全相位區間；以及將該第一時脈信號的一第四信號緣設定於該指令信號、該區塊控制信號、該第一部份的位址信號以及該第二部份的位址信號之安全相位區間。
  2. 如申請專利範圍第1項所述之信號產生方法，更用以操控一第二記憶體模組，包括下列步驟：產生信號週期為該單位時間的一第二時脈信號；將該第二時脈信號的一第一信號緣設定於該指令信號、該區塊控制信號以及該第一部份的位址信號之安全相位區間； 將該第二時脈信號的一第二信號緣設定於該指令信號、該區塊控制信號、該第一部份的位址信號以及該第二部份位址信號之安全相位區間；將該第二時脈信號的一第三信號緣設定於該指令信號、該區塊控制信號以及該第一部份的位址信號之安全相位區間；以及將該第二時脈信號的一第四信號緣設定於該指令信號、該區塊控制信號、該第一部份的位址信號以及該第二部份的位址信號之安全相位區間。
  3. 如申請專利範圍第2項所述之信號產生方法，其中，該第一記憶體模組與該第二記憶體模組皆為雙倍資料速率記憶體模組。
  4. 如申請專利範圍第1項所述之信號產生方法，其中該單位時間係為該第一時脈的一個週期。
  5. 如申請專利範圍第1項所述之信號產生方法，其中該第一部份位址信號為一第十位址信號；且該第二部份位址信號為第零位址信號至第九位址信號以及第十一位址信號至第十五位址信號。
  6. 如申請專利範圍第1項所述之信號產生方法，其中該第一指令與該第三指令為一無運作指令與一區塊匯流排充電指令其中之一。
  7. 如申請專利範圍第1項所述之信號產生方法，其中該第二指令與該第四指令為一無運作指令、一區塊匯流排充電指令、一驅動區塊匯流排指令、一寫入指令與一讀取指令其中之一。
  8. 如申請專利範圍第1項所述之信號產生方法，其中該第一時脈信號的第一信號緣與第三信號緣可位於該第二部份的位址信號之安全相位區間之外。
  9. 如申請專利範圍第1項所述之信號產生方法，其中該第一時脈信號的第一信號緣、第二信號緣、第三信號緣及第四信號緣皆為該第一時脈信號的上升緣。
  10. 一種記憶體控制器，連接至一第一記憶體模組，該記憶體控制器包括：一時脈產生單元，產生信號週期為一單位時間的一第一時脈信號至該第一記憶體模組；一控制信號轉譯單元，產生信號週期為該單位時間的一指令信號至該第一記憶體模組，其中，該指令信號中包括複數個指令群，每一該指令群具有連續的一第一指令、一第二指令、一第三指令與一第四指令；以及一位址轉譯單元，產生信號週期為該單位時間的一區塊控制信號以及一第一部份的位址信號至該第一記憶體模組，並且產生信號週期為二倍該單位時間之一第二部份的位址信號至該第一記憶體模組；其中，該時脈產生單元將該第一時脈信號的一第一信號緣設 定於該指令信號、該區塊控制信號以及該第一部份的位址信號之安全相位區間；將該第一時脈信號的一第二信號緣設定於該指令信號、該區塊控制信號、該第一部份的位址信號以及該第二部份位址信號之安全相位區間；將該第一時脈信號的一第三信號緣設定於該指令信號、該區塊控制信號以及該第一部份的位址信號之安全相位區間；以及將該第一時脈信號的一第四信號緣設定於該指令信號、該區塊控制信號、該第一部份的位址信號以及該第二部份的位址信號之安全相位區間。
  11. 如申請專利範圍第10項所述之記憶體控制器，其更連接至一第二記憶體模組，且該時脈產生單元產生信號週期為該單位時間的一第二時脈信號；其中，該時脈產生將該第二時脈信號的一第一信號緣設定於該指令信號、該區塊控制信號以及該第一部份的位址信號之安全相位區間；將該第二時脈信號的一第二信號緣設定於該指令信號、該區塊控制信號、該第一部份的位址信號以及該第二部份位址信號之安全相位區間；將該第二時脈信號的一第三信號緣設定於該指令信號、該區塊控制信號以及該第一部份的位址信號之安全相位區間；以及，將該第二時脈信號的一第四信號緣設定於該指令信號、該區塊控制信號、該第一部份的位址信號以及該第二部份的位址信號之安全相位區間。
  12. 如申請專利範圍第11項所述之記憶體控制器，其中，該第一記憶體模組與該第二記憶體模組皆為雙倍資料速率記憶體模組。
  13. 如申請專利範圍第10項所述之記憶體控制器，其中該單位時間係為該第一時脈的一個週期。
  14. 如申請專利範圍第10項所述之記憶體控制器，其中該第一部份位址信號為一第十位址信號；且該第二部份位址信號為第零位址信號至第九位址信號以及第十一位址信號至第十五位址信號。
  15. 如申請專利範圍第10項所述之記憶體控制器，其中該第一指令與該第三指令為一無運作指令與一區塊匯流排充電指令其中之一。
  16. 如申請專利範圍第10項所述之記憶體控制器，其中該第二指令與該第四指令為一無運作指令、一區塊匯流排充電指令、一驅動區塊匯流排指令、一寫入指令與一讀取指令其中之一。
  17. 如申請專利範圍第10項所述之記憶體控制器，其中該時脈產生單元將該第一時脈信號的第一個信號緣與第三個信號緣設定於該第二部份的位址信號之安全相位區間之外。
  18. 如申請專利範圍第10項所述之記憶體控制器，其中該第一時脈信號的第一信號緣、第二信號緣、第三信號緣與第四信號緣皆為該第一時脈信號的上升緣。
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