KR20070044129A - 반도체 메모리 소자의 데이터 라인 구조 - Google Patents

Abstract

본 발명은 반도체 메모리 소자의 데이터 라인 구조에 관한 것으로, 데이터 스트로브 신호에 동기되어 입출력이 제어되는 구동회로까지 외부 데이터를 전달하기 위한 데이터 라인을 외부 데이터가 어떠한 입력 패드에 입력되어도 구동 회로까지의 데이터 라인의 길이가 일정하도록 데이터 라인 구조를 형성함으로써, 스트로브 신호의 위상이 라인 길이의 차이만큼 변하는 것을 방지할 수 있는 반도체 메모리 소자의 데이터 라인 구조가 개시된다.

SDRAM, DQS, 라인 길이, 셋업 홀드 타임

Description

반도체 메모리 소자의 데이터 라인 구조{Structure of data signal line in semiconductor memory device}

도 1은 종래 기술에 따른 반도체 메모리 소자의 데이터 라인 구조를 설명하기 위한 회로도이다.

도 2는 본 발명에 따른 반도체 메모리 소자의 데이터 라인 구조를 설명하기 위한 회로도이다.

<도면의 주요 부분에 대한 설명>

10, 100 : 데이터 입출력 패드 20, 200 : 버퍼부

30, 300 : 데이터 라인 40, 400 : 구동회로

본 발명은 반도체 메모리 소자의 데이터 라인 구조에 관한 것으로, 특히 데이터 라인의 길이 차에 의해 발생하는 외부 데이터의 셋업/홀드 타임의 변화를 안정화 시키기 위한 반도체 메모리 소자의 데이터 라인 구조에 관한 것이다.

잘 알려진 바와 같이, 반도체 메모리 소자 중 DRAM은 동작 속도 향상을 위하여 외부의 시스템 클럭에 동기되어 동작하는 싱크로너스 DRAM(이하, SDRAM)이 널리 사용되고 있다. 통상의 SDRAM은 클럭의 라이징(rising) 에지(edge)에 동기시켜 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 소자인데 반하여, DDR SDRAM은 클럭 라이징 및 폴링(falling) 에지에 동기되어 연속적으로 두 개의 데이터가 입출력될 수 있다. 따라서, 클럭의 주파수를 증가시키지 않더라도 종래의 SDRAM에 비해 최소한 두 배 이상의 동작 속도를 구현할 수 있어 차세대 DRAM으로서 크게 각광받고 있다. 한편, 출력되는 데이터들의 정확한 타이밍을 메모리 장치 외부의 중앙처리장치(CPU)나 제어기(Controller)에 알려주고, 메모리 칩셋(Chip Set)에서의 각 칩들 간에 발생되는 타임스큐(Time Skew)를 최소화하기 위하여, 메모리 칩은 읽기 구동시 칩 외부로 데이터와 함께 데이터스트로브신호(Data Strobe Signal;DQS)를 출력한다.

도 1은 종래 기술에 따른 반도체 메모리 소자의 데이터 라인 구조를 설명하기 위한 회로도이다.

도 1을 참조하면, 데이터 입출력 패드(10)를 통하여 외부 데이터가 입력된다. 입출력 패드(10)는 예를 들어 16개의 데이터 패드(DQ<0> 내지 DQ<15>)로 구성된다. 입력된 데이터는 데이터 패드(DQ<0> 내지 DQ<15>)에 각각 연결된 버퍼부(20)에 입력되고, 버퍼부(20)에서 일정 시간 지연되어 구동 회로(40)로 출력된다. 구동 회로(40)는 데이터 스트로브 신호(DQS)에 동기되어 버퍼부(20)에서 출력된 데이터 신호가 입력된다. 이때, 데이터 패드(DQ<0> 내지 DQ<15>)들의 위치가 서로 상이하 여 버퍼부(20)를 거쳐 구동 회로(40)까지 연결되는 데이터 라인(30)의 길이가 다르게 된다. 예를 들어 외부 데이터 패드(DQ<15>)로부터 버퍼부(20)를 거쳐 구동 회로(40)까지 연결된 데이터 라인(30)은 외부 데이터 패드(DQ<0>)로부터 버퍼부(20)를 거쳐 구동 회로(40)까지 연결된 데이터 라인(30)보다 길이가 짧다. 이로 인하여 입력되는 데이터들이 구동 회로(40)에 도달하는 시간이 다르게 되어 데이터들이 데이터 스트로브 신호(DQS)에 동기되는 위상이 서로 다르게 된다. 이런 다른 위상을 보상하기 위해 각각 다른 버퍼부(20)을 두어 같은 위상이 되도록 조절하여야 하지만, 이는 버퍼부(20)의 회로가 서로 달라 개별로 조절을 해줘야 하고, 정확한 보상이 어렵다. 이로 인하여 데이터 스트로브 신호(DQS)의 위상차이로 인하여 데이터 셋업/홀드 타임(tDS/tDH)에 대한 변화폭이 커지게 되는 문제점이 발생할 수 있다.

따라서 본 발명은 입력되는 데이터들이 데이터 패드의 위치에 따른 위상 차이를 방지하여 데이터 셋업/홀드 타임(tDS/tDH)의 변화가 안정된 반도체 메모리 소자의 데이터 라인 구조를 개시한다.

본 발명에 따른 메모리 소자의 데이터 라인 구조는 데이터 스트로브 신호에 따라 데이터 라인으로부터의 데이터를 수신하는 구동회로와, 다수의 버퍼로 이루어진 제 1 버퍼 그룹과, 상기 제 1 그룹의 버퍼의 수와 동일한 수의 버퍼로 구성된 제 2 그룹 버퍼, 상기 데이터 라인과 상기 제 1 버퍼 그룹의 각 버퍼 간에 연결된 트리 구조를 갖는 제 1 데이터 라인, 및 상기 데어터 라인과 상기 제 2 버퍼 그룹의 각 버퍼 라인 간에 연결된 드리 구조를 갖는 제 2 데이터 라인을 갖는다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명에 따른 반도체 메모리 소자의 데이터 라인 구조를 설명하기 위한 회로도이다.

DDR SDRAM의 데이터 입출력 패드들(100)은 다수개의 데이터 패드로 이루어 지는데 본 발명에서는 DQ<0>에서 DQ<15>가 존재하는 반도체 메모리 소자를 예를 들어 설명한다. 데이터 입출력 패드(100)는 버퍼부(200)와 연결된다. 데이터 패드들(DQ<0> 내지 DQ<15>) 각각은 버퍼부(200)의 각 버퍼(버퍼0 내지 버퍼15)가 하나씩 연결되어 있다. 버퍼부(200)의 각 버퍼(버퍼0 내지 버퍼15)는 각각 출력 라인을 갖는다. 출력 라인은 구동회로(400)에 연결되어 버퍼부(200)에서 버퍼링된 데이터를 구동회로(400)에 전달한다. 구동회로(300)에 입력된 데이터는 데이터 스트로브 신호(DQS)의 클럭 신호에 동기되어 입출력이 제어된다.

본 발명에 따른 버퍼부(200)에서 출력된 데이터를 구동 회로(400)까지 전달시켜 주기 위한 데이터 라인(300)을 좀더 구체적으로 설명하면 다음과 같다.

버퍼<0>의 출력 라인은 인접한 버퍼<1>의 출력라인과 하나의 제 1 버스 라인으로 합쳐진다. 이때, 합쳐지는 제 1 버스 라인까지 버퍼<0>의 출력 라인 길이와 버퍼<1>의 출력 라인 길이는 동일한 것이 바람직하다. 이와 같은 방식으로 버퍼<2>의 출력 라인과 버퍼<3>의 출력 라인이 제 1 버스 라인으로 합쳐지고, 버퍼<4>의 출력 라인과 버퍼<5>의 출력 라인이 제 1 버스 라인으로 합쳐진다. 결과적으로 16개의 버퍼가 존재할 경우 8개의 제 1 버스 라인이 존재하게 된다. 또한, 제 1 버스 라인은 인접한 제 1 버스 라인과 하나의 제 2 버스 라인으로 합쳐지게 된다. 즉 8개의 제 1 버스 라인은 다시 4개의 제 2 버스 라인으로 합쳐지게 된다. 그리고 다시 4개의 제 2 버스 라인은 2개의 제 3 버스 라인으로, 최종적으로 2개의 제 3 버스 라인은 하나의 제 4 버스 라인으로 합쳐져 구동회로(400)에 연결된다. 즉 데이터 라인(300)은 트리 구조로 버퍼부(200)와 구동회로(400)을 연결한다. 이와 같은 트리 구조로 인하여 버퍼부(200)의 어느 하나의 버퍼(예를 들어, 버퍼<0>)에서 제 1 버스 라인, 제 2 버스 라인, 제 3 버스 라인 및 제 4 버스 라인 거쳐 구동회로(400)까지 연결된 데이터 스트로브 라인의 길이는 다른 버퍼(버퍼<0>을 제외한 다수개의 버퍼<1~15> 중 어느 하나)에서 제 1 버스 라인, 제 2 버스 라인, 제 3 버스 라인 및 제 4 버스 라인 거쳐 구동회로(400)까지 연결된 데이터 라인의 길이와 동일하게 된다.

도 2를 참조하여 본 발명에 따른 데이터 스트로브 회로의 동작을 설명하면 다음과 같다.

상승 에지와 하강 에지를 갖는 외부 데이터가 데이터 입출력 패드(100)의 데 이터 패드(DQ<0>)에 입력된다. 입력된 데이터에 응답하여 버퍼부(200)의 버퍼<0>은 버퍼링 동작을 실시하여 출력 신호를 생성한다. 출력 신호는 입력된 데이터를 지연시켜 출력한 신호일 수 있다. 출력된 신호는 데이터 라인(300)을 통하여 구동회로(400)로 출력된다. 출력된 신호는 구동회로(400)에서 데이터 스트로브 신호(DQS)에 동기되어 입출력이 제어된다. 여기서, 버퍼에서 구동회로(400)까지 연결된 데이터 라인을 자세히 살펴보면, 버퍼<15>에서 구동회로까지 연결된 라인의 길이와 버퍼<0> 뿐만 아니라 모든 버퍼(<1> 내지 <14>)에서 구동회로(400)까지 연결된 라인의 길이가 모두 같다. 이로 인하여 데이터 입출력 패드(100)들의 위치가 모두 다르더라도 버퍼부(200)에서 구동회로(400)까지 연결된 모든 데이터 라인(300)의 길이는 모두 같다. 따라서 데이터 입출력 패드(100)에 입력된 외부 데이터는 어느 데이터 입출력 패드(DQ<0> 내지 DQ<15>)에 입력되더라도 구동회로(400)까지 전달되는 시간이 같아, 데이터 스트로브 신호(DQS)에 모두 같은 위상으로 동기되어 입출력할 수 있다.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 따르면, 데이터가 입출력하는 패드들의 위치가 다르더라도 데이터가 버퍼링 된 후 구동회로까지 연결되는 데이터 라인을 트리 구조로 구성하여 패드에서 구동회로까지 연결되는 라인의 길이를 패드의 위치와 상관없이 모두 동일하게 형성한다. 이로써, 데이터 스트로브 신호의 위상차이를 방지하여 데이터 셋업/홀드 타임(tDS/tDH)의 변화가 안정화된다.

Claims (4)

1. 데이터 스트로브 신호에 따라 데이터 라인으로부터의 데이터를 수신하는 구동회로;

   다수의 버퍼로 이루어진 제 1 버퍼 그룹;

   상기 제 1 버퍼 그룹의 버퍼의 수와 동일한 수의 버퍼로 구성된 제 2 버퍼 그룹;

   상기 데이터 라인과 상기 제 1 버퍼 그룹의 각 버퍼 간의 데이터 전달을 위해 배치된 트리 구조를 갖는 제 1 데이터 라인; 및

   상기 데이터 라인과 상기 제 2 버퍼 그룹의 각 버퍼 간에 연결된 트리 구조를 갖는 제 2 데이터 라인을 갖는 반도체 메모리 소자의 데이터 라인 구조.
2. 제 1 항에 있어서, 상기 제 1 및 제 2 데이터 라인 각각은,

   각 한쌍의 버퍼의 출력 라인이 합쳐진 다수의 제 1 버스 라인과, 상기 제 1 버스 라인이 한 쌍씩 합쳐진 제 2 버스 라인과, 상기 제 2 버스 라인과 상기 데이터 라인 간에 배치된 제3 버스 라인을 포함하는 반도체 메모리 소자의 데이터 라인 구조.
3. 제 1 항에 있어서,

   상기 데이터는 상기 복수 개의 버퍼부 중 어느 하나에 입력되어도 상기 구동 회로까지 도달하는 시간이 일정한 반도체 메모리 소자의 데이터 라인 구조.
4. 제 2 항에 있어서,

   상기 복수 개의 버퍼부 중 어느 하나의 버퍼부에서 상기 데이터 라인까지 연결된 상기 제 1, 제 2 및 제 3 데이터 버스 라인 길이는 다른 버퍼부에서 상기 데이터 라인까지 연결된 상기 제 1, 제 2 및 제 3 데이터 버스 라인 길이와 동일한 반도체 메모리 소자의 데이터 라인 구조.

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