JP5856413B2 - 半導体システム、半導体メモリ装置及びこれを用いたデータ出力方法 - Google Patents
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Description
110、130 コントローラ
120、140 メモリ装置
Claims (18)
- クロック信号、データ出力命令語、アドレス信号及び第2ストローブ信号をメモリ装置へ伝送するコントローラと、
該コントローラから伝送される前記クロック信号、前記データ出力命令語、前記アドレス信号及び前記第2ストローブ信号に応答して、該第2ストローブ信号に同期されたデータを前記コントローラへ提供する前記メモリ装置と、
を備え、
前記コントローラが、
前記クロック信号に応答して、入力データと同期した第1ストローブ信号を生成する第1ストローブ信号生成部と、
該第1ストローブ信号を既設定された時間遅延させて前記第2ストローブ信号を生成する第2ストローブ信号生成部と、
を備えた半導体システム。 - 前記第2ストローブ信号生成部は、遅延回路、パルス発生器または位相シフターの中のいずれか一つであることを特徴とする請求項1に記載の半導体システム。
- 前記第2ストローブ信号は、前記第1ストローブ信号と指定された位相差を有することを特徴とする請求項1に記載の半導体システム。
- 印加される命令語に応答して、前記第1ストローブ信号生成部と前記第2ストローブ信号生成部との出力信号を選択的に出力する選択部を備えたことを特徴とする請求項1に記載の半導体システム。
- 前記メモリ装置は、前記第2ストローブ信号から、前記第2ストローブ信号と同位相の第3ストローブ信号を生成することを特徴とする請求項1に記載の半導体システム。
- 前記メモリ装置は、前記第3ストローブ信号のセンターにデータのエッジを同期させ、前記第3ストローブ信号及び前記データを前記コントローラへ出力することを特徴とする請求項5に記載の半導体システム。
- 前記第2ストローブ信号は、前記データ出力命令語がイネーブルにされると同時にイネーブルにされることを特徴とする請求項1に記載の半導体システム。
- 前記第2ストローブ信号は、前記データ出力命令語がイネーブルされた後指定された時間の経過後に、イネーブルにされることを特徴とする請求項1に記載の半導体システム。
- 前記メモリ装置は、前記コントローラから前記データ出力命令語及び前記アドレス信号を受信して内部信号に変換する命令語/アドレスデコーダーと、
前記コントローラから伝送される前記第2ストローブ信号及び前記命令語/アドレスデコーダーから出力される内部信号に応答して第3ストローブ信号を生成するストローブ信号制御回路と、
を備えたことを特徴とする請求項1に記載の半導体システム。 - 前記ストローブ信号制御回路は、前記コントローラからデータ入力命令語及び前記第1ストローブ信号が伝送されることによって、前記第1ストローブ信号から第1内部ストローブ信号を生成する第1信号生成部と、
前記コントローラから前記データ出力命令語及び前記第2ストローブ信号が伝送されることによって、前記第2ストローブ信号から前記第3ストローブ信号を生成する第2信号生成部と、
を備えたことを特徴とする請求項9に記載の半導体システム。 - コントローラの制御によって動作する半導体メモリ装置であって、
メモリセルアレイと、
前記コントローラからデータ出力命令語及び第2ストローブ信号が伝送されることによって、第3ストローブ信号を生成するストローブ信号制御回路と、
前記データ出力命令語に応答して、前記メモリセルアレイから読出されたデータを前記第3ストローブ信号に同期させて前記コントローラへ提供する入出力制御回路と、
を備え、
前記第2ストローブ信号が、第1ストローブ信号を既設定された時間遅延させることによって生成され、
前記第1ストローブ信号が、入力データと同期したデータであり、クロック信号に応答して前記コントローラから伝送される半導体メモリ装置。 - 前記ストローブ信号制御回路は、前記コントローラからデータ入力命令語及び前記第1ストローブ信号が伝送されることによって、前記第1ストローブ信号から第1内部ストローブ信号を生成する第1信号生成部と、
前記コントローラから前記データ出力命令語が伝送されることによって、前記第2ストローブ信号から前記第3ストローブ信号を生成する第2信号生成部と、
を備えたことを特徴とする請求項11に記載の半導体メモリ装置。 - 前記第2信号生成部は、前記第2ストローブ信号から、前記第2ストローブ信号と同位相の前記第3ストローブ信号を生成することを特徴とする請求項12に記載の半導体メモリ装置。
- 前記入出力制御回路は、前記第3ストローブ信号のセンターにデータのエッジを同期させて、前記第3ストローブ信号及び前記データを前記コントローラで出力することを特徴とする請求項13に記載の半導体メモリ装置。
- コントローラ及び前記コントローラの制御によって動作するメモリ装置を含む半導体システムでのデータ出力方法であって、
前記コントローラが、前記メモリ装置へデータ出力命令語及び第2ストローブ信号を伝送する段階と、
前記コントローラから伝送される前記データ出力命令に応答して、前記第2ストローブ信号に同期された読出データを前記コントローラへ伝送する段階と、
を含み、
前記第2ストローブ信号が、第1ストローブ信号を既設定された時間遅延させることによって生成され、
前記第1ストローブ信号が、入力データと同期したデータであり、クロック信号に応答して前記コントローラから伝送されるデータ出力方法。 - 前記メモリ装置が、前記第2ストローブ信号から第3ストローブ信号を生成する段階を含み、
前記読出データを伝送する段階は、前記メモリ装置が前記第3ストローブ信号に前記読出データを同期させて前記第3ストローブ信号及び前記読出データを前記コントローラへ伝送する段階であることを特徴とする請求項15に記載のデータ出力方法。 - 前記第3ストローブ信号は、前記第2ストローブ信号と同位相信号であることを特徴とする請求項16に記載のデータ出力方法。
- 前記読出データを伝送する段階は、前記第3ストローブ信号のセンターにデータのエッジを同期して前記コントローラへ伝送する段階であることを特徴とする請求項16に記載のデータ出力方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100121183A KR101188264B1 (ko) | 2010-12-01 | 2010-12-01 | 반도체 시스템, 반도체 메모리 장치 및 이를 이용한 데이터 출력 방법 |
KR10-2010-0121183 | 2010-12-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012118966A JP2012118966A (ja) | 2012-06-21 |
JP5856413B2 true JP5856413B2 (ja) | 2016-02-09 |
Family
ID=46152411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011199215A Expired - Fee Related JP5856413B2 (ja) | 2010-12-01 | 2011-09-13 | 半導体システム、半導体メモリ装置及びこれを用いたデータ出力方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8531896B2 (ja) |
JP (1) | JP5856413B2 (ja) |
KR (1) | KR101188264B1 (ja) |
CN (1) | CN102486930B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102166524B1 (ko) * | 2014-01-06 | 2020-10-15 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
JP6273856B2 (ja) * | 2014-01-24 | 2018-02-07 | 富士通株式会社 | メモリコントローラ及び情報処理装置 |
KR20160068561A (ko) * | 2014-12-05 | 2016-06-15 | 에스케이하이닉스 주식회사 | 데이터 출력 회로, 이를 구비하는 반도체 메모리 장치 및 동작방법 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100303775B1 (ko) | 1998-10-28 | 2001-09-24 | 박종섭 | 디디알 에스디램에서 데이터스트로브신호를 제어하기 위한 방법및 장치 |
KR100437454B1 (ko) | 2002-07-30 | 2004-06-23 | 삼성전자주식회사 | 소오스 싱크로너스 전송 방식을 이용한 비동기 메모리 및그것을 포함한 시스템 |
US7126874B2 (en) | 2004-08-31 | 2006-10-24 | Micron Technology, Inc. | Memory system and method for strobing data, command and address signals |
KR100744125B1 (ko) * | 2006-02-04 | 2007-08-01 | 삼성전자주식회사 | 데이터 라인들의 전자파 간섭을 감소시킬 수 있는 메모리시스템 |
JP2007249738A (ja) * | 2006-03-17 | 2007-09-27 | Kawasaki Microelectronics Kk | メモリアクセス制御装置 |
JP4267002B2 (ja) * | 2006-06-08 | 2009-05-27 | エルピーダメモリ株式会社 | コントローラ及びメモリを備えるシステム |
KR100770749B1 (ko) * | 2006-07-11 | 2007-10-26 | 삼성전자주식회사 | 셀프 테스트 기능을 추가한 메모리 컨트롤러 및 이를이용한 방법 |
US7636828B2 (en) | 2006-10-31 | 2009-12-22 | Hewlett-Packard Development Company, L.P. | Method for automatic adjustment of timing of double data rate interface |
KR100895072B1 (ko) * | 2007-03-08 | 2009-04-27 | 삼성전자주식회사 | 읽기 데이터의 안정성을 보장할 수 있는 메모리 시스템 및그것의 데이터 읽기 방법 |
KR20090070555A (ko) * | 2007-12-27 | 2009-07-01 | 삼성전자주식회사 | 데이터 판독 방법, 판독 장치 및 기록 매체 |
KR20100125917A (ko) * | 2009-05-22 | 2010-12-01 | 삼성전자주식회사 | 독출 레이턴시 검출 기능을 갖는 메모리 컨트롤러, 및 이를 구비한 메모리 시스템 |
JP5449032B2 (ja) * | 2009-05-28 | 2014-03-19 | パナソニック株式会社 | メモリシステム |
-
2010
- 2010-12-01 KR KR1020100121183A patent/KR101188264B1/ko active IP Right Grant
-
2011
- 2011-08-27 US US13/219,656 patent/US8531896B2/en active Active
- 2011-09-07 CN CN201110263564.0A patent/CN102486930B/zh active Active
- 2011-09-13 JP JP2011199215A patent/JP5856413B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8531896B2 (en) | 2013-09-10 |
US20120140584A1 (en) | 2012-06-07 |
CN102486930B (zh) | 2016-06-22 |
KR101188264B1 (ko) | 2012-10-05 |
CN102486930A (zh) | 2012-06-06 |
KR20120059763A (ko) | 2012-06-11 |
JP2012118966A (ja) | 2012-06-21 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140514 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150325 |
|
A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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