CN102486930B - 半导体系统、半导体存储装置及输入/输出数据的方法 - Google Patents

半导体系统、半导体存储装置及输入/输出数据的方法 Download PDF

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Abstract

公开了一种半导体系统、半导体存储装置及输入/输出数据的方法。所述半导体系统包括控制器和存储装置，其中，控制器被配置为将时钟信号、数据输出命令、地址信号和第二选通信号传送至存储装置。存储装置被配置为响应于从控制器接收的时钟信号、数据输出命令、地址信号以及第二选通信号，与第二选通信号同步地将数据提供至控制器。

Description

半导体系统、半导体存储装置及输入/输出数据的方法
相关申请的交叉引用
本申请要求2010年12月1日向韩国知识产权局提交的韩国专利申请No.10-2010-0121183的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种半导体装置，更具体而言，涉及一种半导体系统、一种半导体存储装置以及一种利用所述半导体系统和所述半导体装置输入/输出数据的方法。
背景技术
一般来说，目前已使用与外部系统时钟同步地操作的同步存储装置来提高半导体系统的操作速度。同步存储装置已从单数据速率(SDR)存储装置演进为双数据速率(DDR)存储装置。SDR存储装置被配置为与时钟的上升沿同步地在一个时钟周期输入/输出数据。DDR存储装置被配置为与时钟的上升沿和下降沿同步地输入/输出数据。
在使用DDR存储装置的存储系统的数据输入操作中，将控制器与存储装置精确地同步是重要的。为此，数据与数据输入选通信号同步地从控制器传送至存储装置。在数据输出操作中，存储装置响应于数据输出命令、即从控制器接收的读取(RD)命令而产生数据输出选通信号。存储装置与数据输出选通信号同步地将数据传送至控制器。
图1是说明一般的半导体系统中的协议的图。
参见图1，一般的半导体系统10包括控制器12和至少一个存储装置14。
控制器12将时钟信号CLK、命令CMD和地址信号ADD提供至存储装置14。另外，控制器12响应于数据输入命令而与数据输入/输出选通信号DQS同步地将数据DATA提供至存储装置14。存储装置14响应于从存储装置14接收的数据输出命令而与数据输入/输出选通信号DQS同步地将数据DATA提供至控制器12。
图2和图3是说明图1所示的半导体系统10中的数据输入/输出操作的时序图。
图2是图1所示的半导体系统10中的数据输入操作的时序图。
参见图2，数据输入/输出选通信号DQS与时钟信号CLK具有相同的相位。控制器12与数据输入/输出选通信号DQS同步地将数据DATA提供至存储装置14。具体地，控制器12通过将数据的中心与数据输入/输出选通信号DQS的边沿同步而将数据传送至存储装置14。
也就是说，在将数据储存到存储装置14中时，控制器12不是通过将数据的下降沿或上升沿与数据输入/输出选通信号DQS的下降沿或上升沿同步来将数据传送至存储装置14，而是通过将数据的中心与数据输入/输出选通信号DQS的下降沿和上升沿同步来将数据传送至存储装置14。因此，有足够的余量将数据输入/输出选通信号DQS与存储装置14中的输入数据同步。
图3是图1所示的半导体系统10中的数据输出操作的时序图。
参见图3，存储装置14响应于从控制器12接收的数据输出命令而利用时钟信号CLK来产生数据输入/输出选通信号DQS。然后，存储装置14在预定的延迟时间之后输出数据输入/输出选通信号DQS。此外，存储装置14通过将数据的下降沿和上升沿与延迟的数据输入/输出选通信号DQS的下降沿和上升沿同步来将数据DATA输出至控制器12。此时，延迟的数据输入/输出选通信号DQS也被传送至控制器12。
控制器12使用内部延迟电路将从存储装置14接收来的数据输入/输出选通信号DQS的相位移动90°，使从存储装置14输出的数据的边沿与数据输入/输出选通信号DQS的中心同步。也就是说，控制从存储装置14接收的数据输入/输出选通信号DQS的相位，以改善数据输出余量。
如果存储装置14包括时钟同步电路，如锁相环(PLL)电路或延迟锁定环(DLL)电路，则存储装置14可以通过将数据的边沿与数据输入/输出选通信号DQS的中心同步来将数据传送至控制器12。然而，PLL电路和DLL电路消耗大量的功率，并且不适用于诸如移动设备的低功率设备。
因此，控制器12必须在数据输出操作中控制数据输入/输出选通信号DQS的相位。然而，在此情况下，控制器12必须要锁定从存储装置14接收的数据、将数据输入/输出选通信号DQS的相位移动、然后通过将数据的边沿与数据输入/输出选通信号DQS的中心同步来输出数据。因此，控制器12必须具有PLL电路，由此增加了存储系统10的总功耗。
此外，存储系统10的操作速度降低，且控制器12的操作负荷增加。这些问题随着数据处理速率的增加变得越来越严重。
此外，当控制器12从关闭模式变为用于数据输出操作的激活模式时，增加了用于驱动PLL电路以控制数据输入/输出选通信号DQS的相位的时钟信号激活时间，以及用于在完成数据输出操作之后回到关闭模式的时钟信号去激活时间。这妨碍了存储系统10的带宽的增加，并且阻碍了存储系统10在操作速度的增加。
发明内容
在本发明的一个实施例中，提供一种半导体系统，包括：控制器，所述控制器被配置为将时钟信号、数据输出命令、地址信号和第二选通信号传送至存储装置。存储装置可以被配置为响应于从控制器接收的时钟信号、数据输出命令、地址信号以及第二选通信号，与第二选通信号同步地将数据提供至控制器。
在本发明的另一个实施例中，提供一种在控制器的控制下操作的半导体存储装置，包括：存储器单元阵列；选通信号控制电路，所述选通信号控制电路被配置为从控制器接收数据输出命令和第二选通信号，并产生第三选通信号；以及输入/输出控制电路，所述输入/输出控制电路被配置为响应于数据输出命令，与第三选通信号同步地输出从存储器单元阵列读取的数据。
在本发明的另一实施例中，提供一种用于输出包括控制器以及在控制器的控制下操作的存储装置的半导体系统中的数据的方法，包括以下步骤：将数据输出命令和第二选通信号从控制器传送至存储装置；以及响应于从控制器接收的数据输出命令，与第二选通信号同步地将读取数据传送至控制器。
附图说明
以下将结合附图描述本发明的特征、方面和实施例，其中：
图1是说明一般的半导体系统中的协议的图；
图2和图3是图1所示的半导体系统中的数据输入/输出操作的时序图；
图4是根据本发明的一个示例性实施例的半导体系统的框图；
图5和图6是说明图4所示的半导体系统中的数据输入/输出操作的时序图；
图7是说明图4所示的控制器的一个例子的框图；
图8是说明图4所示的控制器的另一例子的框图；
图9是说明图4所示的存储装置的一个例子的框图；以及
图10是说明图9所示的选通信号控制电路的一个例子的框图。
具体实施方式
以下将结合附图描述根据本发明实施例的半导体系统、半导体存储装置以及利用所述半导体系统和所述半导体装置输入/输出数据的方法。
图4是根据本发明的一个示例性实施例的半导体系统的框图。
参见图4，半导体系统100包括控制器110和至少一个存储装置120。
控制器110经由传输线将时钟信号CLK、命令CMD和地址信号ADD传送至存储装置120。另外，控制器110从时钟信号CLK产生第一选通信号、基于第一选通信号产生第二选通信号、并将第二选通信号传送至存储装置120。
存储装置120根据从控制器110接收的时钟信号CLK、命令CMD、地址信号ADD、第一选通信号和第二选通信号来执行预定的操作。具体而言，当从控制器110接收数据输入命令、地址信号以及与第一选通信号同步的数据时，存储装置120将数据写入与地址信号相对应的存储器单元。控制器110通过将数据的边沿与第一选通信号的中心同步来将数据传送至存储装置120。
另外，当从控制器110接收数据输出命令、地址信号和第二选通信号时，存储装置120从与地址信号相对应的存储器单元读取数据。存储装置120与第二选通信号同步地输出读取数据。为此，存储装置120从自控制器110接收的第二选通信号产生第三选通信号。另外，存储装置120将第三选通信号传送至控制器110，并通过将数据的边沿与第三选通信号的中心同步来将数据输出到控制器110。
在一个示例性实施例中，可以在数据输出命令被使能时或在数据输出命令被使能之后激活第二选通信号并将其提供至存储装置120。如果在数据输出命令被使能之后激活第二选通信号，则可以在考虑感测存储装置120中的数据所花费的时间的情况下来确定第二选通信号的激活时间。
在数据输出操作中，由于存储装置120通过将数据的边沿与第三选通信号的中心同步来将数据输出至控制器110，故控制器110不需将第三选通信号的相位进行移动。因此，数据输出余量增加，且带宽增加。另外，由于可以将与第三选通信号的中心同步地传送的数据直接传送至数据请求主块(例如，CPU、DSP和硬件引擎)，故数据处理速率提高。
在一个示例性实施例中，第一选通信号可以具有与时钟信号CLK相同的相位，并且可以通过将第一选通信号延迟预定的时间来输出第二选通信号。另外，可以通过将第一选通信号延迟以使第二选通信号相对于第一选通信号具有90°的相位差来产生第二选通信号。另外，第三选通信号可以具有与第二选通信号相同的相位。
图5和图6是说明图4所示的半导体系统100中的数据输入/输出操作的时序图。
图5是说明图4所示的半导体系统100中的数据输入操作的时序图。
参见图5，控制器110在数据输入操作中将命令、地址信号、时钟信号CLK和第一选通信号传送至存储装置120。另外，控制器110通过将数据的边沿与第一选通信号的中心同步来将数据传送至存储装置120。
因此，存储装置120稳定地接收与第一选通信号的中心同步的数据，并将接收到的数据写入相应的存储器单元。
图6是说明图4所示的半导体系统100中的数据输出操作的时序图。
参见图6，控制器110在数据输出操作中将命令、地址信号、时钟信号CLK和第二选通信号提供至存储装置120。与时钟信号类似，可以始终将第二选通信号提供给存储装置120，或者可以仅在数据输出操作中将其提供给存储装置120。
存储装置120响应于自控制器110接收的数据输出命令来从存储器单元读取数据。另外，存储装置120产生与自控制器110接收的第二选通信号具有相同相位的第三选通信号，并通过将数据的边沿与第三选通信号的中心同步来将数据传送至控制器110。此时，第三选通信号也被传送至控制器110。
数据输入/输出操作均是与选通信号的中心同步地来执行的。因此，与同步于下降/上升沿来输入/输出数据的情况相比，数据输入/输出余量增加。因此，可以增加数据输入/输出带宽，由此能够实现存储系统100的高速操作。
应注意，尽管描述了数据与选通信号的中心同步，但是也可以描述成数据的中心与第一、第二和第三选通信号的边沿同步。
另外，不是利用存储装置120或控制器110的相位控制电路(例如，PLL或DLL)来产生用于在数据输出操作中将输出信号同步的选通信号，而是通过将用于数据输入操作的选通信号延迟来产生所述用于在数据输出操作中将输出信号同步的选通信号。因此，半导体系统100以低功耗执行稳定操作。
图7是说明图4所示的控制器110的一个例子的框图。
参见图7，控制器110包括第一选通信号发生单元111和第二选通信号发生单元113.
响应于时钟信号CLK，第一选通信号发生单元111产生具有与时钟信号CLK相同周期的第一选通信号。
响应于第一选通信号，第二选通信号发生单元113通过延迟第一选通信号来产生第二选通信号。第二选通信号发生单元113可以延迟第一选通信号以使第一选通信号与第二选通信号具有例如90°的相位差。可以利用例如典型的延迟电路、脉冲发生器或相位移动器来配置第二选通信号发生单元113。
图8是说明图4所示的控制器110的另一例子110-1的框图。
参见图8，控制器110-1包括第一选通信号发生单元111、第二选通信号发生单元113和选择单元115。选择单元115接收第一选通信号发生单元111的输出信号以及第二选通信号发生单元113的输出信号，并响应于命令CMD而输出第一选通信号或第二选通信号。
根据此配置，可以在不增加控制器110-1与存储装置120之间的传输线数量的情况下提供用于存储装置120的数据输出操作的第二选通信号。
图9是说明图4所示的存储装置120的一个例子的框图。
参见图9，存储装置120包括核心区121、命令/地址(CMD/ADD)译码器123、选通信号控制电路125、输入/输出控制电路127和输入/输出缓冲器129。
核心区121包括存储器单元阵列、X译码器和Y译码器。存储器单元阵列包括连接在位线与字线之间的多个存储器单元。
CMD/ADD译码器123从控制器110接收时钟信号CLK、命令CMD和地址信号ADD，以产生内部时钟信号、内部命令和内部地址信号。CMD/ADD译码器123的输出信号被提供至存储装置120的相应芯片组，如核心区121、选通信号控制电路125和输入/输出控制电路127。
选通信号控制电路125从控制器110接收第一选通信号和第二选通信号并从CMD/ADD译码器123接收内部命令，以产生第一内部选通信号或第三选通信号。如果从CMD/ADD译码器123接收的命令是数据输入命令，则选通信号控制电路125产生第一内部选通信号，并将第一内部选通信号提供至输入/输出缓冲器129。因此，输入/输出缓冲区129从控制器110接收边沿与第一内部选通信号的中心同步的数据。
另一方面，如果从CMD/ADD译码器123接收的命令是数据输出命令，则选通信号控制电路125从第二选通信号产生第三选通信号。当输入/输出控制电路127响应于数据输出命令从存储器单元阵列读取数据时，边沿与第三选通信号的中心同步的数据经由输入/输出缓冲器129传送至控制器110。此时，选通信号控制电路125还将第三选通信号传送至控制器110。
图10是说明图9所示的选通信号控制电路125的一个例子的框图。
参见图10，选通信号控制电路125包括第一信号发生单元210、第二信息号发生单元230和输出控制单元220。输出控制单元220控制第一信号发生单元210和第二信号发生单元230的输出时间点。
第一信号发生单元210包括第一输入缓冲器211和第一输出单元213。第一输入缓冲器211从控制器110接收第一选通信号，并将第一选通信号的电平转换为内部信号电平。在第一选通信号的电平被转换成内部信号电平时，第一输出单元213响应于输出控制单元220的输出信号而输出第一内部选通信号。
第二信号发生单元230包括第二输入缓冲器231和第二输出单元233。第二输入缓冲器231从控制器110接收第二选通信号，并将第二选通信号的电平转换为内部信号电平。响应于输出控制单元220的输出信号，第二输出单元233将被转换成内部信号电平的第二选通信号输出作为第三选通信号。
如果从CMD/ADD译码器123接收的命令CMD是数据输入命令，则输出控制单元220驱动第一输出单元213以输出第一内部选通信号。另一方面，如果从CMD/ADD译码器123接收的命令CMD是数据输出命令，则输出控制单元220驱动第二输出单元233以输出第三选通信号。
如上所述，在本发明的一个示例性实施例中，控制器110通过将第一选通信号延迟预定的时间来产生第二选通信号，并且将第二选通信号提供至存储装置120。这里，在不使用时钟信号的情况下从第一选通信号产生第二选通信号，并且这可以在不使用单独的相位控制电路(例如PLL或DLL)的情况下实现。在读取操作中，第二选通信号从控制器110提供至存储装置120。在数据输出操作中，存储装置120通过将数据的边沿与自第二选通信号产生的第三选通信号的中心同步来输出数据。
控制器或存储装置必须包括如PLL或DLL的相位控制电路以在数据输出操作中将数据与选通信号的中心同步。但是，PLL或DLL消耗大量的功率，因此会增加半导体系统10的负荷，而且会降低其操作速度。
但是，在本发明的各实施例中，控制器110通过将用于数据输入操作的第一选通信号延迟预定的时间来产生第二选通信号，并将第二选通信号提供至存储装置120。另外，在数据输出操作中，存储装置120输出与自第二选通信号产生的第三选通信号的中心同步的数据。因此，即使在不使用诸如PLL或DLL的高功率电路的情况下，本发明的各实施例也可以增加数据输出余量。
为了实现高集成和小型化，半导体存储装置正发展为使用微突块和硅通孔(TSV)结构的三维层叠结构。相比于与下降/上升边沿同步地输出数据的情况而言，在高集成存储装置中利用本发明各实施例的数据输出方法可以显著地增加数据输出余量。
此外，本发明的各实施例也适用于非标准的存储装置，而且可以与选通信号的中心同步地在存储装置与控制器之间双向地传送数据。另外，可以在不使用如PLL或DLL的高功率电路的情况下实现数据输入/输出方法，由此可以降低功耗及制造成本。
虽然以上已经描述了某些实施例，但本领域的技术人员会理解这些描述的实施例仅是示例性的。因此，本文所述的半导体系统、半导体存储装置和利用所述半导体系统和半导体存储装置输入/输出数据的方法不应当限于描述的实施例。确切地说，本文所述的半导体系统、半导体存储装置和利用所述半导体系统和半导体存储装置输入/输出数据的方法应当仅根据所附权利要求书并结合以上说明书和附图来限定。

Claims (20)

1.一种半导体系统，包括：
控制器，所述控制器被配置为将时钟信号、数据输出命令、地址信号和第二选通信号传送至存储装置；以及
存储装置，所述存储装置被配置为响应于从所述控制器接收的所述时钟信号、所述数据输出命令、所述地址信号以及所述第二选通信号，与所述第二选通信号同步地将数据提供至所述控制器，
其中，所述第二选通信号响应于所述时钟信号在所述控制器中产生。
2.如权利要求1所述的半导体系统，其中，所述控制器包括：
第一选通信号发生单元，所述第一选通信号发生单元被配置为响应于所述时钟信号而产生第一选通信号；以及
第二选通信号发生单元，所述第二选通信号发生单元被配置为通过将所述第一选通信号延迟预定的时间来产生所述第二选通信号。
3.如权利要求2所述的半导体系统，其中，所述第二选通信号发生单元是延迟电路、脉冲发生器和相位移动器中的一种。
4.如权利要求2所述的半导体系统，其中，所述第二选通信号相对于所述第一选通信号具有预定的相位差。
5.如权利要求2所述的半导体系统，还包括选择单元，所述选择单元被配置为响应于施加的命令来选择所述第一选通信号发生单元的输出信号或所述第二选通信号发生单元的输出信号。
6.如权利要求1所述的半导体系统，其中，所述存储装置从所述第二选通信号产生具有与所述第二选通信号相同相位的第三选通信号。
7.如权利要求6所述的半导体系统，其中，所述存储装置通过将数据的边沿与所述第三选通信号的中心同步来将所述第三选通信号和所述数据输出至所述控制器。
8.如权利要求1所述的半导体系统，其中，所述第二选通信号在所述数据输出命令被使能时被激活。
9.如权利要求1所述的半导体系统，其中，所述第二选通信号在所述数据输出命令被使能之后被激活。
10.如权利要求1所述的半导体系统，其中，所述存储装置包括：
命令/地址译码器，所述命令/地址译码器被配置为从所述控制器接收所述数据输出命令和所述地址信号并转换成内部信号；以及
选通信号控制电路，所述选通信号控制电路被配置为响应于从所述控制器接收的所述第二选通信号以及从所述命令/地址译码器输出的所述内部信号来产生第三选通信号。
11.如权利要求10所述的半导体系统，其中，所述选通信号控制电路包括：
第一信号发生单元，所述第一信号发生单元被配置为从所述控制器接收数据输入命令和第一选通信号，并从所述第一选通信号产生第一内部选通信号；以及
第二信号发生单元，所述第二信号发生单元被配置为从所述控制器接收所述数据输出命令和所述第二选通信号，并从所述第二选通信号产生第三选通信号。
12.一种在控制器的控制下操作的半导体存储装置，包括：
存储器单元阵列；
选通信号控制电路，所述选通信号控制电路被配置为从所述控制器接收数据输出命令和第二选通信号，并产生第三选通信号；以及
输入/输出控制电路，所述输入/输出控制电路被配置为响应于所述数据输出命令，与所述第三选通信号同步地将从所述存储器单元阵列读取的数据提供至所述控制器，
其中，所述第二选通信号响应于时钟信号在所述控制器中产生。
13.如权利要求12所述的半导体存储装置，其中，所述选通信号控制电路包括：
第一信号发生单元，所述第一信号发生单元被配置为从所述控制器接收数据输入命令和第一选通信号，并从所述第一选通信号产生第一内部选通信号；以及
第二信号发生单元，所述第二信号发生单元被配置为从所述控制器接收所述数据输出命令，并从所述第二选通信号产生所述第三选通信号。
14.如权利要求13所述的半导体存储装置，其中，所述第二信号发生单元基于所述第二选通信号来产生具有与所述第二选通信号相同相位的所述第三选通信号。
15.如权利要求14所述的半导体存储装置，其中，所述输入/输出控制电路通过将数据的边沿与所述第三选通信号的中心同步而将所述第三选通信号和所述数据输出至所述控制器。
16.一种用于输出包括控制器以及在控制器的控制下操作的存储装置的半导体系统中的数据的方法，包括以下步骤：
由所述控制器响应于时钟信号来产生第二选通信号；
将数据输出命令和第二选通信号从所述控制器传送至所述存储装置；以及
响应于从所述控制器接收的所述数据输出命令，与所述第二选通信号同步地将从所述存储装置读取的数据传送至所述控制器。
17.如权利要求16所述的方法，其中，由所述控制器将第一选通信号延迟预定的时间来产生所述第二选通信号。
18.如权利要求16所述的方法，还包括以下步骤：由所述存储装置从所述第二选通信号产生第三选通信号，
其中，在传送所述读取的数据时，所述存储装置与所述第三选通信号同步地将所述第三选通信号和所述读取的数据传送至所述控制器。
19.如权利要求18所述的方法，其中，所述第三选通信号具有与所述第二选通信号相同的相位。
20.如权利要求18所述的方法，其中，通过将数据的边沿与所述第三选通信号的中心同步而将所述读取的数据传送至所述控制器。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102166524B1 (ko) * 2014-01-06 2020-10-15 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
JP6273856B2 (ja) * 2014-01-24 2018-02-07 富士通株式会社 メモリコントローラ及び情報処理装置
KR20160068561A (ko) * 2014-12-05 2016-06-15 에스케이하이닉스 주식회사 데이터 출력 회로, 이를 구비하는 반도체 메모리 장치 및 동작방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101105980A (zh) * 2006-07-11 2008-01-16 三星电子株式会社 具有自测试功能的存储器控制器及其测试方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100303775B1 (ko) 1998-10-28 2001-09-24 박종섭 디디알 에스디램에서 데이터스트로브신호를 제어하기 위한 방법및 장치
KR100437454B1 (ko) 2002-07-30 2004-06-23 삼성전자주식회사 소오스 싱크로너스 전송 방식을 이용한 비동기 메모리 및그것을 포함한 시스템
US7126874B2 (en) 2004-08-31 2006-10-24 Micron Technology, Inc. Memory system and method for strobing data, command and address signals
KR100744125B1 (ko) 2006-02-04 2007-08-01 삼성전자주식회사 데이터 라인들의 전자파 간섭을 감소시킬 수 있는 메모리시스템
JP2007249738A (ja) * 2006-03-17 2007-09-27 Kawasaki Microelectronics Kk メモリアクセス制御装置
JP4267002B2 (ja) * 2006-06-08 2009-05-27 エルピーダメモリ株式会社 コントローラ及びメモリを備えるシステム
US7636828B2 (en) 2006-10-31 2009-12-22 Hewlett-Packard Development Company, L.P. Method for automatic adjustment of timing of double data rate interface
KR100895072B1 (ko) * 2007-03-08 2009-04-27 삼성전자주식회사 읽기 데이터의 안정성을 보장할 수 있는 메모리 시스템 및그것의 데이터 읽기 방법
KR20090070555A (ko) * 2007-12-27 2009-07-01 삼성전자주식회사 데이터 판독 방법, 판독 장치 및 기록 매체
KR20100125917A (ko) * 2009-05-22 2010-12-01 삼성전자주식회사 독출 레이턴시 검출 기능을 갖는 메모리 컨트롤러, 및 이를 구비한 메모리 시스템
US8375238B2 (en) * 2009-05-28 2013-02-12 Panasonic Corporation Memory system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101105980A (zh) * 2006-07-11 2008-01-16 三星电子株式会社 具有自测试功能的存储器控制器及其测试方法

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